摘要 | 第4-5页 |
Abstract | 第5页 |
第1章 绪论 | 第10-16页 |
1.1 课题的背景和意义 | 第10-11页 |
1.1.1 以太网技术的发展 | 第10-11页 |
1.1.2 100G以太网标准 | 第11页 |
1.1.3 100G以太网的现状和发展 | 第11页 |
1.2 100G以太网技术 | 第11-13页 |
1.3 研究内容与设计指标 | 第13页 |
1.4 论文组织与安排 | 第13-16页 |
第2章 100G以太网物理编码子层 | 第16-22页 |
2.1 100G以太网PCS子层 | 第16-17页 |
2.2 PCS子层的比特分发 | 第17-18页 |
2.3 64B/66B编解码原理 | 第18-20页 |
2.4 多通道分发机制 | 第20-21页 |
2.5 通道延时与对齐 | 第21页 |
2.6 本章小结 | 第21-22页 |
第3章 100G以太网PCS子层接收模块的逻辑设计 | 第22-50页 |
3.1 整体方案设计 | 第22页 |
3.2 码块同步模块 | 第22-26页 |
3.2.1 码块同步模块的实现 | 第23-24页 |
3.2.2 同步头锁定模块 | 第24-25页 |
3.2.3 码块移动模块 | 第25-26页 |
3.2.4 码块同步功能仿真 | 第26页 |
3.3 码块分发模块 | 第26-28页 |
3.3.1 10:20码块分发模块的设计 | 第27页 |
3.3.2 20:10码块分发模块的设计 | 第27-28页 |
3.3.3 码块分发模块功能仿真 | 第28页 |
3.4 对齐标志锁定模块设计 | 第28-34页 |
3.4.1 发送端对齐标志插入 | 第29-30页 |
3.4.2 BIP校验 | 第30-31页 |
3.4.3 接收端对齐标志的锁定 | 第31-33页 |
3.4.4 功能验证 | 第33-34页 |
3.5 通道对齐、重排和删除对齐码块模块 | 第34-38页 |
3.5.1 通道重排 | 第34-35页 |
3.5.2 同步FIFO的设计 | 第35-36页 |
3.5.3 通道对齐 | 第36-37页 |
3.5.4 删除对齐码块 | 第37页 |
3.5.5 功能验证 | 第37-38页 |
3.6 100G以太网解扰模块设计 | 第38-44页 |
3.6.1 10路640bit并行加扰器 | 第38-41页 |
3.6.2 10路640bit解扰模块 | 第41-43页 |
3.6.3 解扰模块仿真结果 | 第43-44页 |
3.7 64B/66B解码器的设计 | 第44-46页 |
3.7.1 64B/66B解码器格式转换模块 | 第44页 |
3.7.2 解码状态机 | 第44-46页 |
3.7.3 功能验证 | 第46页 |
3.8 整体设计的功能验证 | 第46-48页 |
3.9 本章小结 | 第48-50页 |
第4章 PCS子层接收模块的VLSI实现 | 第50-72页 |
4.1 数字集成电路设计流程 | 第50-51页 |
4.2 逻辑综合 | 第51-54页 |
4.2.1 逻辑综合的约束 | 第51-52页 |
4.2.2 逻辑综合及综合后仿真 | 第52-54页 |
4.3 静态时序分析 | 第54-57页 |
4.3.1 建立时间与保持时间检查 | 第54-56页 |
4.3.2 静态时序分析 | 第56-57页 |
4.4 形式验证 | 第57页 |
4.5 布图规划和布局 | 第57-60页 |
4.5.1 布图规划 | 第57-58页 |
4.5.2 电源规划 | 第58-59页 |
4.5.3 布局 | 第59-60页 |
4.6 时钟树综合 | 第60-62页 |
4.6.1 时钟树结构 | 第60-61页 |
4.6.2 时钟树综合 | 第61-62页 |
4.7 布线 | 第62-63页 |
4.8 可制造性设计 | 第63页 |
4.9 IP复用及SRAM宏单元的设置和调用 | 第63-65页 |
4.10 版图设计与验证 | 第65-69页 |
4.10.1 版图设计 | 第65页 |
4.10.2 物理验证、逻辑功能验证与时序验证 | 第65-66页 |
4.10.3 验证结果 | 第66-69页 |
4.11 测试方案 | 第69-70页 |
4.12 本章小结 | 第70-72页 |
第5章 总结与展望 | 第72-74页 |
5.1 工作总结 | 第72页 |
5.2 工作展望 | 第72-74页 |
致谢 | 第74-76页 |
参考文献 | 第76-78页 |
作者攻读硕士研究生期间发表的论文 | 第78页 |