| 摘要 | 第3-4页 |
| Abstract | 第4-5页 |
| 第1章 引言 | 第9-15页 |
| 1.1 课题背景及意义 | 第9-10页 |
| 1.2 SAR ADC研究现状 | 第10-13页 |
| 1.3 主要工作 | 第13页 |
| 1.4 论文架构 | 第13-15页 |
| 第2章 SAR ADC技术研究 | 第15-34页 |
| 2.1 传统结构SAR ADC | 第15-17页 |
| 2.2 高速SAR ADC IP设计难点 | 第17-18页 |
| 2.3 SAR ADC研究现状 | 第18-23页 |
| 2.3.1 一步多比特结构 | 第18-19页 |
| 2.3.2 Pipelined-SAR ADC | 第19-20页 |
| 2.3.3 交织技术 | 第20-21页 |
| 2.3.4 校准技术 | 第21-23页 |
| 2.4 模块电路研究 | 第23-34页 |
| 2.4.1 电容阵列 | 第23-27页 |
| 2.4.2 采样网络与开关 | 第27-29页 |
| 2.4.3 比较器 | 第29-31页 |
| 2.4.4 异步时钟产生电路 | 第31-32页 |
| 2.4.5 SAR逻辑 | 第32-34页 |
| 第3章 SAR ADC的具体设计方案 | 第34-51页 |
| 3.1 SAR ADC采用的电路结构 | 第34-37页 |
| 3.2 电容阵列 | 第37-42页 |
| 3.2.1 电容阵列设计 | 第37-38页 |
| 3.2.2 电容阵列寄生分析 | 第38-40页 |
| 3.2.3 电容阵列实际结构 | 第40-42页 |
| 3.3 采样网络 | 第42-44页 |
| 3.3.1 采样开关 | 第42-43页 |
| 3.3.2 采样网络 | 第43-44页 |
| 3.4 比较器 | 第44-47页 |
| 3.4.1 比较器的设计 | 第44-45页 |
| 3.4.2 噪声考虑 | 第45-47页 |
| 3.4.3 失调考虑 | 第47页 |
| 3.5 逻辑设计 | 第47-51页 |
| 3.5.1 高速时钟产生电路 | 第48-49页 |
| 3.5.2 SAR逻辑电路 | 第49-50页 |
| 3.5.3 电路速度优化 | 第50-51页 |
| 第4章 11bit 80MS/s SAR ADC IP的设计与测试 | 第51-64页 |
| 4.1 系统设计 | 第51-57页 |
| 4.1.1 电容阵列的设计 | 第51-53页 |
| 4.1.2 采样开关设计 | 第53-54页 |
| 4.1.3 比较器的设计 | 第54页 |
| 4.1.4 异步时钟电路的设计 | 第54-56页 |
| 4.1.5 11bit 80MS/s SAR ADC的整体仿真 | 第56-57页 |
| 4.2 11bit 80MS/s SAR ADC版图布局 | 第57-58页 |
| 4.3 11bit 80MS/s SAR ADC测试 | 第58-64页 |
| 4.3.1 SAR ADC测试方案 | 第58-60页 |
| 4.3.2 SAR ADC的测试结果 | 第60-61页 |
| 4.3.3 动态性能测试结果分析 | 第61-62页 |
| 4.3.4 静态性能测试结果分析 | 第62-64页 |
| 第5章 11bit 160MS/s SAR ADC IP的设计与测试 | 第64-78页 |
| 5.1 SAR ADC改进方案 | 第64-68页 |
| 5.1.1 可调高速异步时钟 | 第64-65页 |
| 5.1.2 SAR逻辑的改进 | 第65-67页 |
| 5.1.3 FLASH比较器的改进 | 第67-68页 |
| 5.1.4 版图优化 | 第68页 |
| 5.2 SAR ADC的测试结果分析 | 第68-71页 |
| 5.2.1 测试结果 | 第68-70页 |
| 5.2.2 动态性能测试结果分析 | 第70-71页 |
| 5.2.3 静态性能测试结果分析 | 第71页 |
| 5.3 改进方案 | 第71-78页 |
| 5.3.1 比较器改进 | 第71-72页 |
| 5.3.2 GCRO环路改进 | 第72-74页 |
| 5.3.3 时序改进 | 第74-76页 |
| 5.3.4 版图优化 | 第76-77页 |
| 5.3.5 仿真结果 | 第77-78页 |
| 第6章 总结与展望 | 第78-80页 |
| 6.1 总结 | 第78-79页 |
| 6.2 展望 | 第79-80页 |
| 参考文献 | 第80-83页 |
| 致谢 | 第83-85页 |
| 个人简历、在学期间发表的学术论文与研究成果 | 第85页 |
