| 致谢 | 第7-8页 |
| 摘要 | 第8-9页 |
| ABSTRACT | 第9-10页 |
| 第一章 绪论 | 第15-22页 |
| 1.1 研究背景和研究意义 | 第15-16页 |
| 1.2 相关技术介绍 | 第16-19页 |
| 1.2.1 多核技术 | 第16-17页 |
| 1.2.2 高密度计算 | 第17页 |
| 1.2.3 可重构计算 | 第17-18页 |
| 1.2.4 硬件加速器 | 第18-19页 |
| 1.3 可重构硬件计算系统研究现状 | 第19-21页 |
| 1.4 主要研究内容 | 第21页 |
| 1.5 课题来源 | 第21页 |
| 1.6 论文组织结构 | 第21-22页 |
| 第二章 可重构硬件加速器关键算法 | 第22-38页 |
| 2.1 关键算法分析 | 第22-24页 |
| 2.2 矩阵运算 | 第24-30页 |
| 2.2.1 矩阵乘法 | 第24页 |
| 2.2.2 矩阵分解 | 第24-29页 |
| 2.2.3 矩阵求逆 | 第29-30页 |
| 2.2.4 矩阵转置 | 第30页 |
| 2.3 矩阵运算算法优化 | 第30-35页 |
| 2.3.1 改进的矩阵三角分解算法 | 第31-34页 |
| 2.3.2 改进的矩阵求逆算法 | 第34-35页 |
| 2.4 神经网络激活函数拟合算法 | 第35-36页 |
| 2.5 多目运算 | 第36-37页 |
| 2.6 本章小结 | 第37-38页 |
| 第三章 可重构硬件加速引擎设计方案 | 第38-67页 |
| 3.1 硬件加速引擎架构 | 第38-39页 |
| 3.2 硬件加速引擎工作原理 | 第39-42页 |
| 3.2.1 硬件加速引擎功能结构 | 第39-40页 |
| 3.2.2 硬件工作流程 | 第40-42页 |
| 3.3 运算结构选择 | 第42-48页 |
| 3.3.1 矩阵求逆运算结构选择 | 第42-44页 |
| 3.3.2 矩阵乘运算结构选择 | 第44-47页 |
| 3.3.3 拟合运算结构选择 | 第47-48页 |
| 3.4 存储策略 | 第48-52页 |
| 3.4.1 存储资源管理和分配 | 第48-50页 |
| 3.4.2 地址无冲突设计 | 第50-52页 |
| 3.5 地址产生规律 | 第52-61页 |
| 3.5.1 矩阵求逆运算类型下地址产生规律 | 第52-60页 |
| 3.5.2 多目运算和矩阵转置模式下读/写地址规则 | 第60-61页 |
| 3.6 地址和数据解交织 | 第61页 |
| 3.7 四种重构模式 | 第61-66页 |
| 3.7.1 矩阵求逆运算模式 | 第61-64页 |
| 3.7.2 矩阵转置运算模式 | 第64页 |
| 3.7.3 多目运算模式 | 第64-65页 |
| 3.7.4 拟合运算模式 | 第65-66页 |
| 3.8 本章小结 | 第66-67页 |
| 第四章 可重构硬件加速引擎验证与性能评估 | 第67-75页 |
| 4.1 验证目标与验证方案 | 第67页 |
| 4.2 运算误差分析 | 第67-71页 |
| 4.3 资源占用分析 | 第71-72页 |
| 4.4 性能分析 | 第72-74页 |
| 4.5 本章小结 | 第74-75页 |
| 第五章 可重构硬件加速引擎在异构多核系统中的集成 | 第75-82页 |
| 5.1 可重构硬件加速引擎在异构多核SoC中的集成方式 | 第75-78页 |
| 5.2 可重构硬件加速引擎在异构多核SoC中的集成 | 第78-80页 |
| 5.3 异构多核SoC系统功能验证 | 第80-81页 |
| 5.3.1 面向复杂空间信号处理的多核系统验证平台 | 第80页 |
| 5.3.2 面向复杂空间信号处理的多核系统验证平台 | 第80-81页 |
| 5.4 本章小结 | 第81-82页 |
| 第六章 总结与展望 | 第82-84页 |
| 6.1 总结 | 第82页 |
| 6.2 展望 | 第82-84页 |
| 参考文献 | 第84-88页 |
| 攻读硕士学位期间的学术活动及成果情况 | 第88页 |
