| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 研究背景和意义 | 第15-16页 |
| 1.2 LDPC码的发展和研究现状 | 第16-19页 |
| 1.3 主要内容及章节安排 | 第19-21页 |
| 第二章 LDPC码的基本理论及其译码算法 | 第21-37页 |
| 2.1 LDPC码的基本理论 | 第21-25页 |
| 2.1.1 线性分组码 | 第21-22页 |
| 2.1.2 LDPC码及其表示 | 第22-23页 |
| 2.1.3 规则LDPC码与不规则LDPC码 | 第23-25页 |
| 2.2 QC-LDPC码的基本概念及特点 | 第25-26页 |
| 2.3 LDPC码译码算法 | 第26-33页 |
| 2.3.1 硬判决译码算法 | 第26-27页 |
| 2.3.2 软判决译码算法 | 第27-33页 |
| 2.4 常用译码算法的仿真及其性能分析 | 第33-35页 |
| 2.4.1 常用译码算法的仿真分析 | 第33页 |
| 2.4.2 归一化最小和译码算法的仿真分析 | 第33-35页 |
| 2.5 本章小结 | 第35-37页 |
| 第三章 基于FPGA的LDPC码高速译码器的设计 | 第37-51页 |
| 3.1 LDPC码的选择及其分析 | 第37-40页 |
| 3.1.1 LDPC码的选择 | 第37页 |
| 3.1.2 QC-LDPC码的码型分析 | 第37-40页 |
| 3.2 基于FPGA的高速译码流程的设计 | 第40-41页 |
| 3.3 LDPC码高速译码器的设计 | 第41-46页 |
| 3.3.1 译码数据输入输出模块 | 第42-43页 |
| 3.3.2 变量节点更新单元 | 第43-44页 |
| 3.3.3 译码信息存储 | 第44页 |
| 3.3.4 校验节点更新单元 | 第44-46页 |
| 3.4 提高译码速度的关键性技术研究 | 第46-49页 |
| 3.4.1 通过高效利用硬件资源来提高吞吐量 | 第46-47页 |
| 3.4.2 通过提高系统工作时钟频率来提高吞吐量 | 第47-48页 |
| 3.4.3 通过降低最大迭代次数来提高吞吐量 | 第48-49页 |
| 3.5 本章小结 | 第49-51页 |
| 第四章 基于FPGA的LDPC码高速译码器的实现及其性能分析 | 第51-67页 |
| 4.1 实现LDPC码高速译码器的软硬件平台 | 第51-53页 |
| 4.1.1 软件工具 | 第51-52页 |
| 4.1.2 硬件平台 | 第52-53页 |
| 4.2 LDPC码高速译码器的FPGA的实现 | 第53-61页 |
| 4.2.1 数据输入输出缓存的控制 | 第53-56页 |
| 4.2.2 译码数据存储的实现 | 第56-57页 |
| 4.2.3 变量节点单元的实现 | 第57-58页 |
| 4.2.4 校验节点单元的实现 | 第58-61页 |
| 4.3 高速译码器的实现结果及其测试分析 | 第61-65页 |
| 4.3.1 硬件实现及仿真结果 | 第61-62页 |
| 4.3.2 高速译码器的性能测试分析 | 第62-65页 |
| 4.4 本章小结 | 第65-67页 |
| 第五章 总结与展望 | 第67-69页 |
| 5.1 论文工作总结 | 第67页 |
| 5.2 今后工作展望 | 第67-69页 |
| 附录A | 第69-71页 |
| 参考文献 | 第71-75页 |
| 致谢 | 第75-77页 |
| 作者简介 | 第77-78页 |