一款8位Turbo-51的CPU软核的设计
| 摘要 | 第1-6页 |
| 目录 | 第6-18页 |
| 第一章 前言 | 第18-26页 |
| 1、SoC与IP核技术 | 第18-19页 |
| 2、8位单片机发展现状 | 第19-22页 |
| 3、课题的意义 | 第22-23页 |
| 4、本项目的主要研究工作 | 第23页 |
| 5、本文预期要达到的目标 | 第23页 |
| 6、项目实施的主要步骤 | 第23-24页 |
| 7、论文的组织结构 | 第24-26页 |
| 第二章 CPU软核的基本功能和要求 | 第26-29页 |
| 1、基本功能和要求 | 第26-27页 |
| 2、CPU端口功能 | 第27-28页 |
| 3、本章小节 | 第28-29页 |
| 第三章 体系结构的建立 | 第29-40页 |
| 1、标准MCS—51的时序分析及取指时序的压缩 | 第29-31页 |
| 2、CPU内部结构 | 第31-33页 |
| 3、流水线的设计 | 第33-38页 |
| 3．1、五级流水线 | 第34-36页 |
| 3．2、本文中流水线的设计 | 第36-38页 |
| 4、采用PC单独操作模块 | 第38-39页 |
| 5、本章小节 | 第39-40页 |
| 第四章 CPU的系统设计和行为模型 | 第40-49页 |
| 1、CPU的状态描述 | 第40-44页 |
| 2、时序设计 | 第44-47页 |
| 2．1、单字节单周期指令 | 第45-46页 |
| 2．2、查表的单字节三周期指令 | 第46-47页 |
| 2．3、读外部数据存储器的单字节双周期指令 | 第47页 |
| 3、本章小节 | 第47-49页 |
| 第五章 主要模块的设计 | 第49-63页 |
| 1、数据通道设计 | 第49-58页 |
| 1．1、总线结构设计 | 第51-52页 |
| 1．2、ALU的设计 | 第52-57页 |
| 1．2．1、逻辑操作部分 | 第53-54页 |
| 1．2．2、超前进位加法器 | 第54-57页 |
| 1．3、PC模块的设计 | 第57-58页 |
| 2、控制部分设计 | 第58-62页 |
| 2．1、控制器功能概述 | 第58-59页 |
| 2．2、指令节拍码产生电路 | 第59-60页 |
| 2．3、控制信号产生电路 | 第60-61页 |
| 2．4、其它部分 | 第61-62页 |
| 3、本章小节 | 第62-63页 |
| 第六章 芯片的验证实现 | 第63-70页 |
| 1、芯片的验证方法 | 第63页 |
| 2、芯片的RTL代码的实现 | 第63-67页 |
| 2．1、通用的代码风格 | 第63-64页 |
| 2．2、可综合的代码风格 | 第64-66页 |
| 2．3、整个系统的verilog代码实现 | 第66-67页 |
| 3、系统的FPGA验证 | 第67-69页 |
| 4、本章小节 | 第69-70页 |
| 第七章 结论 | 第70-71页 |
| 参考文献 | 第71-73页 |
| 发表文章 | 第73页 |
| 参与项目 | 第73-74页 |
| 附件 | 第74-78页 |
| 致谢 | 第78-79页 |
| 原创性声明 | 第79页 |
| 关于学位论文使用授权的声明 | 第79页 |
