| 摘要 | 第1-10页 |
| ABSTRACT | 第10-12页 |
| 第一章 绪论 | 第12-19页 |
| §1．1 课题研究背景 | 第12-13页 |
| §1．2 研究现状 | 第13-16页 |
| 1．2．1 加密引擎的引入(或作用) | 第14-15页 |
| 1．2．2 用FPGA快速实现AES | 第15-16页 |
| 1．2．3 用ASIC快速实现AES | 第16页 |
| §1．3 本文的主要工作 | 第16-17页 |
| §1．4 本文的组织结构 | 第17页 |
| §1．5 本文的研究成果 | 第17-19页 |
| 第二章 硬件实现AES_CBC算法研究 | 第19-32页 |
| §2．1 需求背景 | 第19-23页 |
| 2．1．1 对称加密算法发展的需要 | 第19-21页 |
| 2．1．2 安全路由器发展的需要 | 第21-23页 |
| §2．2 AES算法综述 | 第23-28页 |
| 2．2．1 AES加密过程介绍 | 第24-26页 |
| 2．2．2 加密密钥展开 | 第26-27页 |
| 2．2．3 解密过程 | 第27-28页 |
| §2．3 AES_CBC算法及其硬件实现研究 | 第28-31页 |
| 2．3．1 AES_CBC算法研究 | 第28-30页 |
| 2．3．2 硬件实现AES_CBC难点分析 | 第30-31页 |
| §2．4 本章小结 | 第31-32页 |
| 第三章 基于流水线技术的AES_CBC算法的硬件实现设计 | 第32-52页 |
| §3．1 总体设计 | 第32-35页 |
| §3．2 加密模块设计 | 第35-44页 |
| 3．2．1 输入控制模块设计 | 第35-37页 |
| 3．2．2 分组加密模块设计 | 第37-41页 |
| 3．2．3 密钥展开模块设计 | 第41-43页 |
| 3．2．4 输出控制模块 | 第43-44页 |
| §3．3 分组解密模块设计 | 第44-50页 |
| 3．3．1 双队列 | 第45-46页 |
| 3．3．2 分组解密设计 | 第46-50页 |
| §3．4 本章小结 | 第50-52页 |
| 第四章 功能测试和性能分析 | 第52-67页 |
| §4．1 各子模块功能测试 | 第52-56页 |
| 4．1．1 输入控制模块功能测试 | 第52-53页 |
| 4．1．2 128位分组加密模块功能测试 | 第53-54页 |
| 4．1．3 分组解密模块功能测试 | 第54-56页 |
| 4．1．4 结论 | 第56页 |
| §4．2 系统功能测试 | 第56-60页 |
| 4．2．1 报文加密功能测试 | 第56-57页 |
| 4．2．2 报文解密功能测试 | 第57-59页 |
| 4．2．3 结论 | 第59-60页 |
| §4．3 系统性能分析 | 第60-65页 |
| 4．3．1 流水性能评估 | 第60-61页 |
| 4．3．2 改善流水线性能设计 | 第61-63页 |
| 4．3．3 报文级并行设计 | 第63-65页 |
| §4．4 本章小结 | 第65-67页 |
| 第五章 总结与展望 | 第67-70页 |
| §5．1 总结 | 第67-68页 |
| §5．2 展望 | 第68-70页 |
| 致谢 | 第70-71页 |
| 附录1: 作者硕士期间发表论文情况 | 第71-72页 |
| 附录2: 实现AES_CBC速度表 | 第72-74页 |
| 附录3: 加密验证数据 | 第74-76页 |
| 参考文献 | 第76-78页 |