基于初速雷达的高速数据采集系统的设计与实现
| 1 、 绪论 | 第1-9页 |
| ·应用背景 | 第6页 |
| ·系统简介和论文结构安排 | 第6-9页 |
| ·系统简介 | 第6-8页 |
| ·论文结构安排 | 第8-9页 |
| 2 、 信号调理电路设计 | 第9-21页 |
| ·概述 | 第9页 |
| ·分段滤波电路设计 | 第9-15页 |
| ·设计背景 | 第9-10页 |
| ·分段滤波器的电路设计 | 第10-12页 |
| ·模拟开关的选择及分段滤波器电路总图 | 第12-15页 |
| ·AGC电路设计 | 第15-21页 |
| ·设计指标 | 第15-16页 |
| ·AD603芯片简介 | 第16-21页 |
| ·AD603增益控制原理 | 第17-18页 |
| ·AD603固定增益放大器放大量的调整 | 第18-19页 |
| ·AD603的级连情况下应注意的问题 | 第19页 |
| ·AGC电路的设计 | 第19-21页 |
| 3 、 数据采集及缓存电路设计 | 第21-38页 |
| ·概述 | 第21-22页 |
| ·AD9224数据采集电路设计 | 第22-32页 |
| ·AD9224简介 | 第22-23页 |
| ·参考电压源配置电路设计 | 第23-26页 |
| ·隔离放大电路设计 | 第26-29页 |
| ·AD9224外围电路设计及说明 | 第29-32页 |
| ·AD9224数据采集时序及缓存电路设计 | 第32-38页 |
| ·AD9224的数据采集时序 | 第32-33页 |
| ·数据缓存电路设计 | 第33-38页 |
| ·ISSI61C1024芯片简介 | 第33-34页 |
| ·ISSI61C1024芯片的读写时序分析 | 第34-36页 |
| ·缓存电路设计 | 第36-38页 |
| 4 、 CPLD技术及其应用 | 第38-56页 |
| ·CPLD及VHDL简介 | 第38-40页 |
| ·CPLD技术概览及其特性 | 第38-39页 |
| ·VHDL简介 | 第39-40页 |
| ·基于VHDL采集控制系统设计 | 第40-56页 |
| ·设计依据 | 第40-43页 |
| ·采集逻辑电路的外部引脚功能定义简介 | 第40-41页 |
| ·采集逻辑控制电路内部功能模块简介 | 第41-42页 |
| ·采集逻辑控制电路的工作流程 | 第42-43页 |
| ·VHDL程序设计 | 第43-53页 |
| ·地址计数器的设计 | 第43-45页 |
| ·使能单元的逻辑设计 | 第45-46页 |
| ·采集速率选择单元的设计 | 第46-48页 |
| ·延时单元设计 | 第48-51页 |
| ·采集控制逻辑电路总体实现 | 第51-53页 |
| ·CPLD使用过程中要注意的问题 | 第53页 |
| ·PCB图的设计及系统调试结果 | 第53-54页 |
| ·关于数据采集电路的一些改进设想 | 第54-56页 |
| 5、 结论 | 第56-57页 |
| 致谢 | 第57-58页 |
| 参考文献 | 第58-59页 |
