| 目录 | 第1-6页 |
| 第一章 绪论 | 第6-13页 |
| §1．1 Viterbi算法的简述 | 第6-7页 |
| §1．2 FPGA和其设计方法 | 第7-10页 |
| §1．3 IP CORE和SOC | 第10-12页 |
| §1．4 本文所作的工作内容安排 | 第12-13页 |
| 第二章 Viterbi算法 | 第13-29页 |
| §2．1 卷积码基础 | 第13-17页 |
| §2．2 Viterbi算法描述 | 第17-25页 |
| §2．3 其它几种主要的Viterbi算法 | 第25-29页 |
| 第三章 Viterbi算法的FPGA实现 | 第29-46页 |
| §3．1 Viterbi译码器的FPGA设计的流程以及设计平台 | 第29-32页 |
| §3．2 Viterbi译码器设计的总体框图 | 第32-34页 |
| §3．3 加比选（ACS）蝶形单元组的设计和实现： | 第34-41页 |
| §3．4 寄存器交换（reg_exchange）模块的实现 | 第41-43页 |
| §3．5 增信删除（Puncture）的实现 | 第43-45页 |
| §3．6 误码率检测模块的实现 | 第45-46页 |
| 第四章 Viterbi译码器仿真和综合结果 | 第46-54页 |
| §4．1 Viterbi译码器的前仿真和后仿真的波形验证 | 第46-48页 |
| §4．2 Viterbi译码器的逻辑综合结果 | 第48-49页 |
| §4．3 Viterbi译码器的Testbench | 第49-51页 |
| §4．4 设计中注意的问题 | 第51-54页 |
| 附录 | 第54-58页 |
| 结束语 | 第58-59页 |
| 致谢 | 第59-60页 |
| 参考文献 | 第60-61页 |
