高速VITERBI译码器的研究与设计
| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第1章 绪论 | 第8-11页 |
| ·课题研究背景及意义 | 第8页 |
| ·Viterbi译码器的国内外研究现状 | 第8-10页 |
| ·课题研究主要内容 | 第10页 |
| ·本论文的内容安排 | 第10-11页 |
| 第2章 卷积码编码和VITERBI译码算法原理 | 第11-28页 |
| ·差错控制系统和纠错码 | 第11-15页 |
| ·差错控制系统分类 | 第12-14页 |
| ·纠错码的分类 | 第14-15页 |
| ·卷积码原理 | 第15-19页 |
| ·卷积码的生成码字 | 第16-17页 |
| ·卷积编码的表示方法 | 第17-18页 |
| ·卷积码的性能分析 | 第18-19页 |
| ·Viterbi算法的基本原理 | 第19-27页 |
| ·最大似然译码 | 第19-21页 |
| ·Viterbi译码 | 第21-24页 |
| ·实现Viterbi译码器的一些具体考虑 | 第24-27页 |
| ·本章小结 | 第27-28页 |
| 第3章 VITERBI译码器的设计 | 第28-47页 |
| ·Viterbi译码器的基本结构 | 第28-29页 |
| ·分支度量单元 | 第29-30页 |
| ·加-比-选单元 | 第30-35页 |
| ·加-比-选单元的基本结构 | 第30-32页 |
| ·全并行的ACS | 第32-33页 |
| ·串行和部分并行结构的ACS | 第33-34页 |
| ·级联结构的ACS | 第34-35页 |
| ·幸存路径单元 | 第35-37页 |
| ·寄存器交换型 | 第35-36页 |
| ·回溯型 | 第36-37页 |
| ·度量溢出的处理 | 第37页 |
| ·Viterbi译码器设计 | 第37-47页 |
| ·分支度量单元的设计 | 第38-39页 |
| ·加-比-选单元的设计 | 第39-45页 |
| ·寄存器交换单元的设计 | 第45-47页 |
| 第4章 仿真分析 | 第47-56页 |
| ·译码器的RTL描述 | 第47-49页 |
| ·设计方法 | 第47-48页 |
| ·模块划分及端口说明 | 第48-49页 |
| ·仿真环境 | 第49-50页 |
| ·功能仿真和逻辑综合 | 第50-54页 |
| ·Testbench的编写及激励数据的产生 | 第50页 |
| ·功能仿真 | 第50-52页 |
| ·系统综合 | 第52-54页 |
| ·性能分析 | 第54-56页 |
| 第5章 总结与展望 | 第56-57页 |
| ·全文工作总结 | 第56页 |
| ·展望 | 第56-57页 |
| 参考文献 | 第57-61页 |
| 致谢 | 第61-62页 |
| 攻读硕士学位期间发表的学术论文 | 第62页 |
