摘要 | 第1-9页 |
ABSTRACT | 第9-10页 |
绪论 | 第10页 |
行业发展趋势 | 第10-13页 |
选题背景 | 第10-11页 |
课题提出 | 第11-12页 |
课题的研究意义 | 第12页 |
论文内容安排 | 第12-13页 |
第一章 同步数字体系(SDH)综述 | 第13-19页 |
·PDH技术及其局限性 | 第13页 |
·SDH的优势 | 第13-15页 |
·STM-N的帧结构 | 第15页 |
·SDH的复用原理 | 第15-17页 |
·SDH网络常见网元 | 第17-19页 |
第二章 STM-1分/插复用器ADM总体设计方案 | 第19-27页 |
·FPGA设计流程 | 第19-20页 |
·电路设计与输入 | 第19页 |
·功能仿真 | 第19页 |
·综合优化 | 第19-20页 |
·实现 | 第20页 |
·时序仿真 | 第20页 |
·调试与加载配置 | 第20页 |
·Spartan-3代系列FPGA通用总体设计流程 | 第20-21页 |
·设计流程中重点使用的FPGA工具 | 第21-22页 |
·综合工具Synplify | 第21页 |
·仿真工具ModelSim | 第21-22页 |
·集成软件环境ISE | 第22页 |
·约束输入、下载配置和板级调试 | 第22-24页 |
·约束输入 | 第22-23页 |
·辅助设计工具 | 第23页 |
·下载配置 | 第23页 |
·板级调试 | 第23-24页 |
·ADM系统结构图 | 第24页 |
·E1/STM-1复用器系统的设计思想 | 第24-25页 |
·STM-1/E1解复用器系统的设计思想 | 第25-27页 |
第三章 E1/STM-1复用器系统的设计与FPGA验证 | 第27-50页 |
·模块设计 | 第27-36页 |
·码型转换模块 | 第28-29页 |
·时钟及时钟使能产生模块 | 第29页 |
·码速调整和VC-12成帧模块 | 第29-34页 |
·串并转换和TU-12成帧模块 | 第34页 |
·VC-4高阶通道开销产生模块 | 第34-35页 |
·VC-4成帧模块 | 第35-36页 |
·功能仿真 | 第36页 |
·综合与实现 | 第36-38页 |
·综合报告 | 第37-38页 |
·实现 | 第38页 |
·时序仿真 | 第38-49页 |
·时钟及时钟使能产生模块的时序仿真 | 第39-41页 |
·码速调整和VC-12成帧模块的时序仿真 | 第41-44页 |
·串并转换和TU-12成帧模块的时序仿真 | 第44-46页 |
·高阶通道开销产生和VC-4成帧模块的时序仿真 | 第46-49页 |
·VC-4/STM-1复用器原理 | 第49页 |
·本章小结 | 第49-50页 |
第四章 STM-1/E1解复用器系统的设计与FPGA验证 | 第50-74页 |
·模块设计 | 第50-62页 |
·并行帧同步码组检测模块 | 第50-53页 |
·并行解扰模块 | 第53-55页 |
·指针解释&恢复模块 | 第55-58页 |
·VC-4抽取解复用模块 | 第58-59页 |
·TU-12支路抽取解复用模块 | 第59-60页 |
·误码校验模块 | 第60-62页 |
·功能仿真 | 第62-68页 |
·并行帧同步码组检测模块的功能仿真 | 第63页 |
·并行解扰模块的功能仿真 | 第63页 |
·指针解释&恢复模块的功能仿真 | 第63-64页 |
·VC-4抽取解复用模块的功能仿真 | 第64-66页 |
·TU-12支路抽取解复用模块的功能仿真 | 第66-67页 |
·误码校验模块模块的功能仿真 | 第67-68页 |
·综合与实现 | 第68-69页 |
·综合报告 | 第68-69页 |
·实现 | 第69页 |
·时序仿真 | 第69-72页 |
·并行帧同步码组检测模块的时序仿真 | 第69-70页 |
·并行解扰模块的时序仿真 | 第70页 |
·VC-4抽取解复用模块的时序仿真 | 第70页 |
·TU-12支路抽取解复用模块的时序仿真 | 第70-71页 |
·误码校验模块的时序仿真 | 第71-72页 |
·TU-12/E1解复用器原理 | 第72-73页 |
·本章小结 | 第73-74页 |
结束语 | 第74-75页 |
参考文献 | 第75-79页 |
致谢 | 第79-80页 |
攻读学位期间发表的学术论文 | 第80-81页 |
学位论文评阅及答辩情况表 | 第81页 |