基于FPGA的高速大容量税控智能盘的研究与原型设计
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-13页 |
| ·课题背景 | 第9-10页 |
| ·研究目的与意义 | 第10-11页 |
| ·课题主要研究内容 | 第11页 |
| ·论文组织结构 | 第11-13页 |
| 第2章 相关背景技术介绍 | 第13-19页 |
| ·数字系统设计相关技术 | 第13-15页 |
| ·FPGA相关技术简介 | 第13页 |
| ·自顶向下设计方法 | 第13-14页 |
| ·IP复用技术 | 第14页 |
| ·Altera公司的数字系统设计解决方案 | 第14-15页 |
| ·USB相关技术简介 | 第15页 |
| ·Flash存储器相关技术简介 | 第15-16页 |
| ·信息安全相关知识介绍 | 第16-17页 |
| ·加密算法 | 第16页 |
| ·消息认证 | 第16-17页 |
| ·数字签名 | 第17页 |
| ·本章小结 | 第17-19页 |
| 第3章 功能分析和整体规划 | 第19-33页 |
| ·税控IC卡的主要应用流程分析 | 第19-23页 |
| ·税控收款机初始化 | 第19-21页 |
| ·开发票 | 第21页 |
| ·申报数据传递 | 第21-23页 |
| ·税控IC卡的主要功能分析 | 第23-29页 |
| ·税控指令传送管理 | 第23-26页 |
| ·文件管理 | 第26-28页 |
| ·应用管理 | 第28页 |
| ·安全控制 | 第28-29页 |
| ·税控智能盘的硬件系统整体规划 | 第29-31页 |
| ·用户接口 | 第29-30页 |
| ·各功能模块的划分 | 第30页 |
| ·硬件系统细分设计 | 第30-31页 |
| ·税控智能盘的软件系统整体规划 | 第31-32页 |
| ·本章小结 | 第32-33页 |
| 第4章 原型的设计与实现 | 第33-55页 |
| ·硬件系统基础组件的搭建 | 第33页 |
| ·税控指令传送系统的设计与实现 | 第33-38页 |
| ·USB设备硬件设计与实现 | 第33-36页 |
| ·传送税控指令API的设计与实现 | 第36-38页 |
| ·文件管理系统的设计与实现 | 第38-45页 |
| ·Flash存储设备硬件的设计与实现 | 第38-40页 |
| ·Flash设备驱动的设计与实现 | 第40-41页 |
| ·文件操作API的设计与实现 | 第41-45页 |
| ·加密算法协处理器的实现 | 第45-50页 |
| ·加密算法协处理器IP核的设计与实现 | 第45-49页 |
| ·加密算法协处理器驱动的设计与实现 | 第49-50页 |
| ·税控智能盘的控制系统的设计与实现 | 第50-54页 |
| ·税控智能盘的初始化功能 | 第52-53页 |
| ·产生税控码功能 | 第53-54页 |
| ·本章小结 | 第54-55页 |
| 第5章 功能测试 | 第55-57页 |
| ·系统集成与下载 | 第55-56页 |
| ·功能测试 | 第56页 |
| ·本章小结 | 第56-57页 |
| 结论 | 第57-59页 |
| 参考文献 | 第59-62页 |
| 攻读硕士学位期间取得的科研成果 | 第62-63页 |
| 致谢 | 第63页 |
