高速接口物理设计与布局算法研究
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第12-15页 |
| 1.1 研究背景和目的 | 第12-13页 |
| 1.2 本文主要工作 | 第13页 |
| 1.3 论文组织结构 | 第13-15页 |
| 第二章 物理设计的主要流程 | 第15-26页 |
| 2.1 布局规划 | 第15-17页 |
| 2.2 时钟树综合 | 第17-18页 |
| 2.3 静态时序分析 | 第18-24页 |
| 2.3.1 寄生参数提取 | 第18-20页 |
| 2.3.2 时序路径分析 | 第20-21页 |
| 2.3.3 片上误差和共同悲观路径去除 | 第21-23页 |
| 2.3.4 多模式多端角的时序分析 | 第23-24页 |
| 2.4 信号完整性分析 | 第24-25页 |
| 2.5 本章小结 | 第25-26页 |
| 第三章 SRIO高速接口物理设计 | 第26-40页 |
| 3.1 SRIO高速接口的布局规划 | 第26-29页 |
| 3.1.1 宏单元的规划 | 第26-27页 |
| 3.1.2 电源网络的规划 | 第27页 |
| 3.1.3 物理单元的预布局 | 第27-29页 |
| 3.2 SRIO高速接口的时钟树规划 | 第29-33页 |
| 3.2.1 SRIO的时钟结构分析 | 第29-31页 |
| 3.2.2 SRIO的时钟树要求 | 第31-32页 |
| 3.2.3 SRIO的时钟树规划 | 第32-33页 |
| 3.3 SRIO的时钟树调整 | 第33-36页 |
| 3.4 设计结果与分析 | 第36页 |
| 3.5 SRIO的板级协同仿真 | 第36-38页 |
| 3.6 本章小结 | 第38-40页 |
| 第四章 DDR3存储接口的物理设计 | 第40-50页 |
| 4.1 DDR3存储接口的布局规划 | 第40-43页 |
| 4.1.1 布图形状规划 | 第40-41页 |
| 4.1.2 宏单元的规划 | 第41页 |
| 4.1.3 Bump与IO的规划 | 第41-42页 |
| 4.1.4 RDL规划与电源网络规划 | 第42-43页 |
| 4.2 DDR3存储接口的时钟树规划 | 第43-46页 |
| 4.2.1 DDR3的时序要求 | 第43-45页 |
| 4.2.2 DDR3的时钟树规划 | 第45-46页 |
| 4.3 DDR3存储接口的时序收敛 | 第46-48页 |
| 4.4 设计结果与分析 | 第48页 |
| 4.5 本章小结 | 第48-50页 |
| 第五章 线长驱动布局算法研究 | 第50-64页 |
| 5.1 优化目标与模型建立 | 第50-52页 |
| 5.1.1 线长目标 | 第50-51页 |
| 5.1.2 非重叠目标 | 第51-52页 |
| 5.2 模型优化 | 第52-56页 |
| 5.3 算法介绍 | 第56-60页 |
| 5.3.1 聚类算法 | 第57-58页 |
| 5.3.2 平铺算法 | 第58-59页 |
| 5.3.3 多级优化策略 | 第59-60页 |
| 5.4 实验结果 | 第60-61页 |
| 5.5 工程应用 | 第61-62页 |
| 5.6 本章小结 | 第62-64页 |
| 第六章 结束语 | 第64-66页 |
| 6.1 工作总结 | 第64-65页 |
| 6.2 工作展望 | 第65-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-69页 |
| 作者在学期间取得的学术成果 | 第69页 |
