| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-25页 |
| 1.1 研究背景与意义 | 第9-14页 |
| 1.2 相关研究工作 | 第14-20页 |
| 1.2.1 冗余容错方法 | 第14-17页 |
| 1.2.2 降阶容错方法 | 第17-20页 |
| 1.3 研究内容与主要贡献 | 第20-22页 |
| 1.4 本文组织结构 | 第22-25页 |
| 第二章 处理器阵列容错机制 | 第25-43页 |
| 2.1 传统容错模型 | 第25-28页 |
| 2.2 容错重构的选路模式 | 第28-30页 |
| 2.3 增强型容错模型 | 第30-34页 |
| 2.4 拓扑开关故障及连线故障的处理策略 | 第34-41页 |
| 2.5 本章小结 | 第41-43页 |
| 第三章 最大逻辑阵列的构造 | 第43-73页 |
| 3.1 构造最大逻辑阵列问题的复杂性 | 第43-51页 |
| 3.2 灵活列选路模式下构造二维最大逻辑阵列 | 第51-60页 |
| 3.3 灵活xy?面选路模式下构造三维最大逻辑阵列 | 第60-67页 |
| 3.4 实验结果及分析 | 第67-71页 |
| 3.5 本章小结 | 第71-73页 |
| 第四章 容错处理器阵列的并行重构技术 | 第73-107页 |
| 4.1 集中式并行重构策略 | 第74-86页 |
| 4.1.1 多线程并行重构技术 | 第75-80页 |
| 4.1.2 分治策略的并行重构技术 | 第80-86页 |
| 4.2 分布式并行重构策略 | 第86-98页 |
| 4.2.1 分布式列并行选路算法 | 第86-92页 |
| 4.2.2 实时分布式重构算法 | 第92-98页 |
| 4.3 实验结果及分析 | 第98-105页 |
| 4.4 本章小结 | 第105-107页 |
| 第五章 紧致逻辑阵列的构造 | 第107-145页 |
| 5.1 问题描述及复杂度分析 | 第107-111页 |
| 5.2 特定规模的紧致阵列的构造 | 第111-114页 |
| 5.3 最大规模紧致阵列 | 第114-129页 |
| 5.3.1 紧致逻辑列方法 | 第114-120页 |
| 5.3.2 局部最优逻辑列方法 | 第120-124页 |
| 5.3.3 近似紧致逻辑面方法 | 第124-129页 |
| 5.4 阵列互连网络长度的下界 | 第129-136页 |
| 5.4.1 二维阵列的网络长度下界 | 第129-132页 |
| 5.4.2 三维阵列的网络长度下界 | 第132-136页 |
| 5.5 实验结果及分析 | 第136-143页 |
| 5.6 本章小结 | 第143-145页 |
| 第六章 总结与展望 | 第145-149页 |
| 6.1 总结 | 第145-147页 |
| 6.2 展望 | 第147-149页 |
| 参考文献 | 第149-161页 |
| 发表论文和参加科研情况说明 | 第161-165页 |
| 致谢 | 第165-166页 |