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快跳频率合成器的设计与实现

摘要第5-6页
ABSTRACT第6-7页
第1章 绪论第11-15页
    1.1 课题研究背景与意义第11页
    1.2 频率合成技术国内外的研究发展第11-13页
    1.3 频率合成器的主要指标第13页
    1.4 论文的工作内容与章节安排第13-15页
第2章 频率合成主要技术第15-27页
    2.1 直接数字频率合成(DDS)第15-21页
        2.1.1 DDS系统的原理与结构第15-16页
        2.1.2 DDS系统的频谱分析第16-17页
        2.1.3 DDS系统的相位噪声分析第17页
        2.1.4 DDS系统的杂散分析第17-19页
        2.1.5 DDS系统的杂散抑制第19-21页
    2.2 锁相环频率合成器(PLL)第21-26页
        2.2.1 PLL系统的原理与结构第21-22页
        2.2.2 PLL系统的相位模型第22-23页
        2.2.3 PLL系统的相位噪声分析第23-24页
        2.2.4 PLL系统的杂散抑制第24-26页
    2.3 本章小结第26-27页
第3章 快跳频率合成系统方案选择第27-40页
    3.1 双PLL乒乓切换方案第27页
    3.2 锁相环VCO电压预置方案第27-28页
    3.3 DDS+PLL混频方案第28-30页
    3.4 DDS直接倍频方案第30-35页
        3.4.1 DDS直接倍频方案系统结构第31页
        3.4.2 DDS芯片选择第31-33页
        3.4.3 DDS倍频方案噪声分析第33页
        3.4.4 DDS芯片AD9912介绍第33-35页
    3.5 跳频时间分析第35-36页
        3.5.1 AD9912变频时间分析第35页
        3.5.2 FPGA配置AD9912第35-36页
        3.5.3 跳频时间测试第36页
    3.6 跳频图案设计第36-39页
    3.7 本章小结第39-40页
第4章 快跳频率合成系统的硬件设计第40-61页
    4.1 DDS电路设计第40-43页
        4.1.1 AD9912配置过程第40-41页
        4.1.2 AD9912外围电路设计第41-43页
    4.2 倍频链路设计第43-45页
        4.2.1 一级倍频链电路设计第43-44页
        4.2.2 二级倍频链电路设计第44-45页
    4.3 射频滤波器设计第45-49页
    4.4 时钟分配器电路设计第49-53页
        4.4.1 时钟分配芯片AD9516-3 简介第49-50页
        4.4.2 AD9516-3 外围电路设计第50-51页
        4.4.3 晶振单元电路设计第51-52页
        4.4.4 时钟输出单元电路设计第52-53页
    4.5 放大器设计第53-54页
    4.6 FPGA配置电路设计第54-55页
    4.7 电源部分电路设计第55-59页
        4.7.1 系统一级供电电路第56-57页
        4.7.2 FPGA供电电路设计第57页
        4.7.3 时钟分配器电源电路设计第57-58页
        4.7.4 DDS电源电路设计第58页
        4.7.5 功放电源电路设计第58-59页
    4.8 系统接插件设计第59-60页
    4.9 本章小结第60-61页
第5章 快跳频率合成系统的PCB设计与调试第61-71页
    5.1 PCB的布局与走线第61-65页
        5.1.1 PCB布局第61-63页
        5.1.2 PCB走线第63-64页
        5.1.3 线宽设计第64-65页
    5.2 接地设计第65-66页
    5.3 去耦设计第66页
    5.4 电源完整性分析第66-67页
    5.5 频率合成系统的调试第67-70页
        5.5.1 本振信号杂散测试第67-68页
        5.5.2 本振信号相噪测试第68-69页
        5.5.3 时钟输出测试第69页
        5.5.4 跳频时间测试第69-70页
    5.6 本章小结第70-71页
第6章 总结与展望第71-73页
    6.1 本文工作总结第71页
    6.2 未来工作展望第71-73页
致谢第73-74页
参考文献第74-78页
附录第78-79页

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