| 摘要 | 第9-10页 |
| ABSTRACT | 第10-11页 |
| 第一章 绪论 | 第12-19页 |
| 1.1 研究背景和意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-17页 |
| 1.2.1 NAND Flash纠错需求现状 | 第13-14页 |
| 1.2.2 ECC技术研究现状 | 第14-16页 |
| 1.2.3 纠删码技术研究现状 | 第16-17页 |
| 1.3 本课题研究内容 | 第17-19页 |
| 第二章 LDPC码基础理论 | 第19-33页 |
| 2.1 LDPC码与BCH码的对比 | 第19-24页 |
| 2.1.1 纠错能力比较 | 第19-21页 |
| 2.1.2 解码速度比较 | 第21-23页 |
| 2.1.3 硬件实现复杂程度比较 | 第23-24页 |
| 2.2 LDPC码编码理论 | 第24-31页 |
| 2.2.1 LDPC码的定义 | 第24-26页 |
| 2.2.2 LDPC码的编码方法 | 第26-28页 |
| 2.2.3 LDPC码的译码方法 | 第28-30页 |
| 2.2.4 LDPC码译码错误概率分析 | 第30-31页 |
| 2.3 用于Flash的LDPC码的研究热点 | 第31-32页 |
| 2.4 本章小结 | 第32-33页 |
| 第三章 适用于MLC的LDPC码的校验节点构造方法研究 | 第33-48页 |
| 3.1 NAND Flash的错误模型 | 第33-37页 |
| 3.1.1 MLC的错误模型 | 第33-36页 |
| 3.1.2 两种针对错误模型的纠错算法 | 第36-37页 |
| 3.1.3 错误模型对LDPC编码的影响 | 第37页 |
| 3.2 LDPC码校验节点类型对译码错误概率的影响 | 第37-41页 |
| 3.3 仿真实验 | 第41-45页 |
| 3.3.1 译码错误概率仿真 | 第41-43页 |
| 3.3.2 校验节点构造方法研究 | 第43-45页 |
| 3.4 校验节点构成方式对计算复杂度的影响 | 第45-47页 |
| 3.5 本章小结 | 第47-48页 |
| 第四章 一种改进的固态硬盘数据冗余机制 | 第48-64页 |
| 4.1 数据冗余的两种类型 | 第48-49页 |
| 4.1.1 Erase Codes | 第48页 |
| 4.1.2 通道间数据冗余 | 第48-49页 |
| 4.2 基于通道的数据冗余 | 第49-57页 |
| 4.2.1 基于物理地址的冗余数据构造 | 第49-52页 |
| 4.2.2 数据更新及冗余更新 | 第52-54页 |
| 4.2.3 地址映射机制与垃圾回收机制 | 第54-55页 |
| 4.2.4 数据重构方法 | 第55-56页 |
| 4.2.5 读操作优化方法 | 第56-57页 |
| 4.3 性能评估 | 第57-63页 |
| 4.3.1 实验环境 | 第57-58页 |
| 4.3.2 功能验证 | 第58页 |
| 4.3.3 使用寿命分析 | 第58-59页 |
| 4.3.4 读写性能评估 | 第59-63页 |
| 4.4 本章小结 | 第63-64页 |
| 结束语 | 第64-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-71页 |
| 作者在学期间取得的学术成果 | 第71页 |