| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-23页 |
| 1.1 课题背景及研究意义 | 第15-17页 |
| 1.2 国内外研究现状 | 第17-20页 |
| 1.2.1 重定时的研究现状 | 第17-19页 |
| 1.2.2 静态时序分析 | 第19-20页 |
| 1.3 主要研究工作及内容安排 | 第20-23页 |
| 1.3.1 本文主要研究工作 | 第21页 |
| 1.3.2 本文内容安排 | 第21-23页 |
| 第二章 基于HDL代码的静态时序分析 | 第23-41页 |
| 2.1 相关理论基础 | 第23-27页 |
| 2.1.1 电路的时序路径 | 第23-24页 |
| 2.1.2 树及二叉树的基本概念 | 第24页 |
| 2.1.3 二叉树的存储与遍历 | 第24-26页 |
| 2.1.4 代数表达式与代数表达式树 | 第26-27页 |
| 2.2 Verilog中的表达式树的设计与建立 | 第27-36页 |
| 2.2.1 Verilog表达式中缀转后缀 | 第28-31页 |
| 2.2.2 Verilog后缀表达式转二叉树 | 第31-34页 |
| 2.2.3 Verilog中的表达式的延时建模 | 第34-36页 |
| 2.3 Verilog中语句树的设计与建立 | 第36-39页 |
| 2.3.1 组合逻辑的建模 | 第36-38页 |
| 2.3.2 寄存器电路建模 | 第38页 |
| 2.3.3 Verilog中的语句的延时建模 | 第38-39页 |
| 2.4 基于Verilog代码的数字电路静态时序分析的实现 | 第39-40页 |
| 2.5 本章小结 | 第40-41页 |
| 第三章 数字电路并行全入度拓扑排序优化算法 | 第41-55页 |
| 3.1 相关理论及基本建模 | 第41-48页 |
| 3.1.1 流水线结构 | 第41-42页 |
| 3.1.2 时序电路的有向图表示 | 第42-44页 |
| 3.1.3 拓扑排序 | 第44-46页 |
| 3.1.4 并行全入度拓扑排序 | 第46-48页 |
| 3.2 数字电路并行全入度拓扑排序优化算法的设计 | 第48-52页 |
| 3.2.1 电路并行全入度拓扑排序 | 第48-49页 |
| 3.2.2 流水线位置选择 | 第49-51页 |
| 3.2.3 时间复杂度 | 第51-52页 |
| 3.3 数字电路并行全入度拓扑排序优化算法的实现结果 | 第52-53页 |
| 3.4 本章小结 | 第53-55页 |
| 第四章 总结与展望 | 第55-57页 |
| 参考文献 | 第57-59页 |
| 致谢 | 第59-61页 |
| 作者简介 | 第61-62页 |