| 摘要 | 第6-8页 |
| Abstract | 第8-10页 |
| 缩略语简表 | 第11-12页 |
| 第一章 绪论 | 第12-16页 |
| 1.1 研究背景及意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-14页 |
| 1.3 论文的组织安排 | 第14-16页 |
| 第二章 脑电信号分类及FPGA加速的相关技术基础 | 第16-30页 |
| 2.1 脑电信号概述 | 第16-19页 |
| 2.1.1 脑电信号的研究历史 | 第16页 |
| 2.1.2 脑电信号的分类 | 第16页 |
| 2.1.3 脑电信号的采集 | 第16-19页 |
| 2.2 神经网络概述 | 第19-26页 |
| 2.2.1 人工神经网络简介 | 第19-24页 |
| 2.2.2 卷积神经网络简介 | 第24-26页 |
| 2.3 FPGA开发平台以及设计流程简介 | 第26-30页 |
| 2.3.1 PYNQ开发板介绍 | 第26-27页 |
| 2.3.2 实现加速器流程简介 | 第27页 |
| 2.3.3 HLS的一些关键优化策略 | 第27-30页 |
| 第三章 FPGA加速器的研究工作 | 第30-38页 |
| 3.1 加速器框架总体概览 | 第30-31页 |
| 3.2 CNN的网络架构及参数 | 第31页 |
| 3.3 加速器设计细节详述 | 第31-38页 |
| 3.3.1 数据量化的必要性 | 第31-32页 |
| 3.3.2 具体的优化措施 | 第32-35页 |
| 3.3.3 加速器的灵活性与可重构性 | 第35-36页 |
| 3.3.4 Vivado HLS中 CNN的 SDFG模型展示 | 第36-38页 |
| 第四章 脑电信号分类及FPGA加速器的实验及验证 | 第38-50页 |
| 4.1 脑电部分验证实验 | 第38-45页 |
| 4.1.1 脑点信号分类数据集 | 第38页 |
| 4.1.2 脑电信号处理方法 | 第38-43页 |
| 4.1.3 算法模型性能评估 | 第43-45页 |
| 4.2 FPGA加速器验证部分 | 第45-46页 |
| 4.3 性能评估分析及讨论 | 第46-50页 |
| 4.3.1 片上资源利用率 | 第46-47页 |
| 4.3.2 网络模型的吞吐量 | 第47-48页 |
| 4.3.3 准确率与资源利用率的平衡 | 第48-50页 |
| 第五章 总结与展望 | 第50-52页 |
| 参考文献 | 第52-56页 |
| 攻读硕士研究生期间研究成果 | 第56-58页 |
| 致谢 | 第58-59页 |