Massive Channel接收机的设计与实现
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 缩略词表 | 第14-15页 |
| 第一章 绪论 | 第15-21页 |
| 1.1 论文相关应用背景 | 第15-17页 |
| 1.2 关键技术与研究现状 | 第17-18页 |
| 1.2.1 关键技术 | 第17-18页 |
| 1.2.2 关键技术研究现状 | 第18页 |
| 1.3 论文研究内容及主要贡献 | 第18-20页 |
| 1.4 结构安排 | 第20-21页 |
| 第二章 传统接收机与信道化算法 | 第21-33页 |
| 2.1 引言 | 第21页 |
| 2.2 并行接收机系统参数 | 第21-23页 |
| 2.3 传统接收机设计 | 第23-26页 |
| 2.3.1 数字下变频DDC | 第23-25页 |
| 2.3.2 同步 | 第25页 |
| 2.3.3 差分解码 | 第25-26页 |
| 2.4 数字信道化 | 第26-32页 |
| 2.4.1 基于数字滤波器组的信道化法 | 第27-28页 |
| 2.4.2 多相滤波器组信道化法 | 第28-30页 |
| 2.4.3 加窗DFT/DTFT数字信道化算法 | 第30-31页 |
| 2.4.4 三种常用的信道化方法比较 | 第31-32页 |
| 2.5 本章小结 | 第32-33页 |
| 第三章 并行接收机算法研究 | 第33-54页 |
| 3.1 引言 | 第33页 |
| 3.2 数字下变频算法并行化 | 第33-45页 |
| 3.2.1 数字并行下变频算法原理 | 第33-36页 |
| 3.2.2 矩形窗并行下变频算法的等效分析 | 第36-38页 |
| 3.2.3 并行下变频窗函数的选择 | 第38-42页 |
| 3.2.4 并行下变频算法性能仿真 | 第42-45页 |
| 3.3 信号捕获算法 | 第45-53页 |
| 3.3.1 相关捕获 | 第45-46页 |
| 3.3.2 双滑动窗口能量捕获 | 第46-47页 |
| 3.3.3 基于IIR的信号捕获算法 | 第47-52页 |
| 3.3.4 三种信号捕获算法的比较 | 第52-53页 |
| 3.4 本章小结 | 第53-54页 |
| 第四章 接收机系统结构与FPGA硬件实现 | 第54-76页 |
| 4.1 引言 | 第54页 |
| 4.2 硬件实现平台介绍 | 第54-58页 |
| 4.2.1 Xilinx官方评估板KC705 | 第55-56页 |
| 4.2.2 ADI射频前端AD9361 | 第56页 |
| 4.2.3 基于Microblaze嵌入式系统 | 第56-58页 |
| 4.3 接收机并行化 | 第58-63页 |
| 4.3.1 三种并行化策略 | 第58-59页 |
| 4.3.2 基带信号处理模块并行化 | 第59-61页 |
| 4.3.3 有效信号捕获并行化 | 第61-63页 |
| 4.3.4 接收机链路 | 第63页 |
| 4.4 并行接收机系统结构 | 第63-68页 |
| 4.4.1 基于微处理器的嵌入式系统结构 | 第63-66页 |
| 4.4.2 缓存控制软件设计 | 第66-67页 |
| 4.4.3 软件流程 | 第67-68页 |
| 4.5 系统功能模块实现 | 第68-75页 |
| 4.5.1 基于FFT的数字下变频模块 | 第68-70页 |
| 4.5.2 同步模块 | 第70-75页 |
| 4.6 本章小结 | 第75-76页 |
| 第五章 硬件测试与性能 | 第76-81页 |
| 5.1 引言 | 第76-80页 |
| 5.1.1 接收机灵敏度 | 第76页 |
| 5.1.2 灵敏度测试方案 | 第76-78页 |
| 5.1.3 资源消耗 | 第78-79页 |
| 5.1.4 外场测试 | 第79-80页 |
| 5.2 本章小结 | 第80-81页 |
| 第六章 总结 | 第81-83页 |
| 6.1 全文总结 | 第81页 |
| 6.2 下一步研究方向 | 第81-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-87页 |
| 硕士研究生期间的研究成果 | 第87-88页 |
| 附件 | 第88-90页 |
