| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-14页 |
| ·数字通信与信道编码 | 第7-8页 |
| ·LDPC 码的发展与应用 | 第8-11页 |
| ·LDPC 码的发展历史与现状 | 第8-11页 |
| ·LDPC 码的应用 | 第11页 |
| ·本文研究背景和目的 | 第11-12页 |
| ·行文内容和安排 | 第12-14页 |
| 第二章 LDPC 码及其译码算法 | 第14-23页 |
| ·因子图和LDPC 码的概念 | 第14-16页 |
| ·QC-LDPC 的概念和基本特点 | 第16-17页 |
| ·和积译码算法 | 第17-18页 |
| ·最小和译码算法 | 第18-19页 |
| ·标准最小和译码算法 | 第18-19页 |
| ·归一化最小和译码算法 | 第19页 |
| ·带偏移量的最小和译码算法 | 第19页 |
| ·不同译码算法性能比较 | 第19-20页 |
| ·归一化最小和算法量化方案 | 第20-22页 |
| ·本章小结 | 第22-23页 |
| 第三章 QC-LDPC 码译码器的 FPGA 设计与实现 | 第23-34页 |
| ·FPGA 实现译码的QC-LDPC 码码型选择 | 第23-24页 |
| ·译码器整体结构设计 | 第24-26页 |
| ·QC-LDPC 码译码器的总体结构 | 第24-25页 |
| ·QC-LDPC 译码器的整体控制部分 | 第25-26页 |
| ·译码器分块单元设计 | 第26-31页 |
| ·信道初始似然值缓冲单元的设计 | 第26-27页 |
| ·变量节点处理单元的设计 | 第27-28页 |
| ·校验节点处理单元的设计 | 第28-29页 |
| ·判决结果输出缓冲单元的设计 | 第29-30页 |
| ·存储器安排与寻址方式设计 | 第30-31页 |
| ·验证结果与性能分析 | 第31-33页 |
| ·本章小结 | 第33-34页 |
| 第四章 QC-LDPC 码编码器的 FPGA 设计与实现 | 第34-42页 |
| ·QC-LDPC 码的编码方法 | 第34-37页 |
| ·传统编码算法 | 第34-35页 |
| ·基于RU 算法的编码算法 | 第35页 |
| ·QC-LDPC 码的编码算法 | 第35-37页 |
| ·FPGA 实现编码的QC-LDPC 码码型选择 | 第37-38页 |
| ·QC-LDPC 码编码器主要单元的设计 | 第38-40页 |
| ·QC-LDPC 码编码器的总体结构 | 第38-39页 |
| ·移位寄存加反馈的QC-LDPC 单编码器 | 第39页 |
| ·QC-LDPC 码单编码器的级联 | 第39-40页 |
| ·验证结果与性能分析 | 第40-41页 |
| ·本章小结 | 第41-42页 |
| 第五章 结束语 | 第42-43页 |
| 致谢 | 第43-44页 |
| 参考文献 | 第44-47页 |
| 研究成果 | 第47-48页 |