| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第10-11页 |
| 缩略语对照表 | 第11-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 研究背景及意义 | 第14-15页 |
| 1.2 LDPC码的研究和发展现状 | 第15-18页 |
| 1.3 论文结构安排 | 第18-20页 |
| 第二章 LDPC码的基本原理及算法 | 第20-30页 |
| 2.1 LDPC码基本原理 | 第20-23页 |
| 2.1.1 线性分组码 | 第20-22页 |
| 2.1.2 LDPC码及其Tanner图表示方法 | 第22-23页 |
| 2.2 LDPC码的基本译码算法 | 第23-25页 |
| 2.2.1 硬判决译码算法 | 第23-24页 |
| 2.2.2 BP译码算法 | 第24-25页 |
| 2.3 线性规划译码算法 | 第25-29页 |
| 2.3.1 ML译码算法 | 第25-27页 |
| 2.3.2 FeldmanLP译码算法 | 第27-29页 |
| 2.4 本章小结 | 第29-30页 |
| 第三章 基于最小多面体模型和ADMM技术的LDPC译码算法 | 第30-46页 |
| 3.1 ADMM算法概述 | 第30-33页 |
| 3.1.1 基本的优化算法 | 第30-32页 |
| 3.1.2 ADMM算法 | 第32-33页 |
| 3.2 基于最小多面体模型和ADMM技术的LP译码算法 | 第33-41页 |
| 3.2.1 最小多面体LP译码模型 | 第34-37页 |
| 3.2.2 基于最小多面体模型和ADMM技术的LP译码算法 | 第37-41页 |
| 3.3 基于最小多面体带惩罚函数的ADMM译码算法 | 第41-44页 |
| 3.4 本章小结 | 第44-46页 |
| 第四章 LDPC译码器的FPGA设计 | 第46-64页 |
| 4.1 LDPC译码器参数设计 | 第46-48页 |
| 4.1.1 量化方案的仿真与设计 | 第46-47页 |
| 4.1.2 译码迭代次数的仿真与设计 | 第47-48页 |
| 4.2 系数矩阵的特点分析 | 第48-50页 |
| 4.3 LDPC译码器的整体结构设计 | 第50-54页 |
| 4.3.1 LDPC译码器结构分析 | 第50页 |
| 4.3.2 LDPC译码器的整体设计结构 | 第50-54页 |
| 4.4 LDPC译码器的模块设计 | 第54-63页 |
| 4.4.1 数据信息存储模块 | 第54-57页 |
| 4.4.2 变量更新模块 | 第57-59页 |
| 4.4.3 变量和更新模块 | 第59-61页 |
| 4.4.4 校验方程计算模块 | 第61页 |
| 4.4.5 逻辑控制模块 | 第61-63页 |
| 4.5 本章小结 | 第63-64页 |
| 第五章 LDPC译码器的验证与性能分析 | 第64-72页 |
| 5.1 LDPC译码器的整体仿真方案及结果分析 | 第64-69页 |
| 5.1.1 LDPC译码器功能仿真方案及结果分析 | 第64-67页 |
| 5.1.2 LDPC译码器综合布局布线及结果分析 | 第67-68页 |
| 5.1.3 LDPC译码器板级验证方案及结果分析 | 第68-69页 |
| 5.2 测试系统验证方案 | 第69-71页 |
| 5.3 本章小结 | 第71-72页 |
| 第六章 总结与展望 | 第72-74页 |
| 参考文献 | 第74-78页 |
| 致谢 | 第78-80页 |
| 作者简介 | 第80-81页 |
