摘要 | 第3-4页 |
abstract | 第4-5页 |
第1章 绪论 | 第9-14页 |
1.1 论文的研究背景及意义 | 第9-10页 |
1.2 国内外研究现状 | 第10-11页 |
1.3 论文的研究目标、研究内容和主要创新点 | 第11-12页 |
1.4 论文的章节安排 | 第12-14页 |
第2章 流水线模数转换器的基本原理 | 第14-20页 |
2.1 模数转换器的基本原理 | 第14-15页 |
2.2 模数转换器的性能参数 | 第15-17页 |
2.2.1 静态误差参数 | 第15-16页 |
2.2.2 动态性能参数 | 第16-17页 |
2.3 流水线模数转换器电路结构 | 第17-20页 |
2.3.1 流水线ADC结构 | 第17-20页 |
第3章 流水线ADC误差来源分析及系统建模 | 第20-31页 |
3.1 流水线ADC的误差来源分析 | 第20-27页 |
3.1.1 系统噪声源分析 | 第20-21页 |
3.1.2 MOS开关引起的误差 | 第21-23页 |
3.1.3 运算放大器引起的误差 | 第23-25页 |
3.1.4 电容失配误差 | 第25页 |
3.1.5 子ADC误差 | 第25页 |
3.1.6 时钟抖动引起的误差 | 第25-27页 |
3.2 流水线ADC的Simulink建模 | 第27-28页 |
3.2.1 流水线ADC建模 | 第27-28页 |
3.3 本课题提出的流水线 ADC 系统指标及系统架构 | 第28-31页 |
3.3.1 流水线ADC系统指标 | 第28页 |
3.3.2 流水线ADC系统架构 | 第28-31页 |
第4章 流水线ADC单元电路研究与设计 | 第31-59页 |
4.1 采样保持电路 | 第31-40页 |
4.1.1 采样保持电路结构的选择 | 第31-32页 |
4.1.2 采样保持电路指标推算 | 第32-34页 |
4.1.3 运算放大器设计 | 第34-37页 |
4.1.4 栅型自举开关 | 第37-39页 |
4.1.5 采样保持电路整体仿真 | 第39-40页 |
4.2 2.5bit/stage流水级电路设计 | 第40-45页 |
4.2.1 子ADC | 第41-43页 |
4.2.2 MDAC电路设计 | 第43-44页 |
4.2.3 2.5bit流水级电路整体仿真 | 第44-45页 |
4.3 延迟锁相环电路设计 | 第45-54页 |
4.3.1 采用延迟锁相环设计考虑 | 第45-46页 |
4.3.2 延迟锁相环基本原理 | 第46-47页 |
4.3.3 延迟锁相环系统结构 | 第47页 |
4.3.4 鉴相器 | 第47-49页 |
4.3.5 全差分电荷泵环路 | 第49页 |
4.3.6 压控延迟线 | 第49-50页 |
4.3.7 两项非交叠时钟电路设计 | 第50-51页 |
4.3.8 延迟锁相环整体电路仿真 | 第51-54页 |
4.4 带隙基准电路设计 | 第54-59页 |
第5章 版图设计 | 第59-71页 |
5.1 版图设计通用流程 | 第59-62页 |
5.2 版图设计通用规则 | 第62-63页 |
5.3 版图特殊设计考虑 | 第63-66页 |
5.3.1 器件匹配 | 第64页 |
5.3.2 静电保护 | 第64-65页 |
5.3.3 闩锁效应 | 第65-66页 |
5.3.4 天线效应 | 第66页 |
5.4 流水线ADC电路关键模块版图设计 | 第66-71页 |
5.4.1 采样保持电路版图 | 第66-67页 |
5.4.2 流水线级间电路版图 | 第67页 |
5.4.3 ADC_CORE电路版图 | 第67-68页 |
5.4.4 延迟锁相环DLL电路版图 | 第68-69页 |
5.4.5 12位200MS/s流水线ADC整体电路版图 | 第69-71页 |
第6章 流水线ADC的整体仿真及芯片测试 | 第71-80页 |
6.1 流水线ADC整体电路仿真 | 第71-72页 |
6.2 芯片测试方案 | 第72-74页 |
6.2.1 测试过程需要注意事项 | 第72-73页 |
6.2.2 测试方案及测试系统的搭建 | 第73-74页 |
6.3 芯片测试结果对比分析 | 第74-80页 |
第7章 总结与展望 | 第80-83页 |
7.1 工作总结 | 第80-81页 |
7.2 未来展望 | 第81-83页 |
参考文献 | 第83-87页 |
致谢 | 第87-89页 |
个人简历、在学期间发表的学术论文与研究成果 | 第89页 |