基于CUDA的Turbo码并行译码仿真研究
| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 第1章 绪论 | 第10-15页 |
| 1.1 数字通信系统概要 | 第10-11页 |
| 1.2 Turbo码的研究现状 | 第11-13页 |
| 1.2.1 Turbo码的发展现状 | 第12-13页 |
| 1.3 图形处理器可编程性发展简介 | 第13-14页 |
| 1.3.1 GPU编程模型的发展 | 第13页 |
| 1.3.2 本文的研究意义 | 第13-14页 |
| 1.4 论文的主要内容和结构安排 | 第14-15页 |
| 第2章 Turbo码的基本原理 | 第15-31页 |
| 2.1 Turbo码的编码原理 | 第15-17页 |
| 2.2 3GPPLTE标准Turbo码编码方案 | 第17-19页 |
| 2.3 Turbo码的译码原理 | 第19-27页 |
| 2.3.1 Turbo码译码结构 | 第19-21页 |
| 2.3.2 Turbo码的译码算法 | 第21-27页 |
| 2.4 3GPPLTE标准Turbo码译码仿真 | 第27-30页 |
| 2.5 本章小结 | 第30-31页 |
| 第3章 分块并行译码算法研究 | 第31-39页 |
| 3.1 分块并行译码算法 | 第31-37页 |
| 3.1.1 分块归零法 | 第31-33页 |
| 3.1.2 基于前轮迭代的译码方案 | 第33-35页 |
| 3.1.3 基于虚拟递推计算的译码方法 | 第35-37页 |
| 3.2 Turbo码分块并行译码特点 | 第37页 |
| 3.3 三种译码方案的比较 | 第37-38页 |
| 3.4 本章小结 | 第38-39页 |
| 第4章 基于CUDA的Turbo码译码 | 第39-61页 |
| 4.1 GPU通用计算理论 | 第39页 |
| 4.2 GPU并行计算架构 | 第39-43页 |
| 4.2.1 CUDA架构下多线程的组织和管理 | 第39-40页 |
| 4.2.2 CUDA架构下的存储系统 | 第40-41页 |
| 4.2.3 CUDA编程模型 | 第41-42页 |
| 4.2.4 仿真环境和函数的说明 | 第42-43页 |
| 4.3 基于CUDA的Turbo码并行译码 | 第43-59页 |
| 4.3.1 简单Turbo码并行译码 | 第43-52页 |
| 4.3.1.1 内核函数 | 第44-47页 |
| 4.3.1.2 存储器分配 | 第47-48页 |
| 4.3.1.3 系统流程图 | 第48-49页 |
| 4.3.1.4 仿真结果分析 | 第49-52页 |
| 4.3.2 Turbo码分块并行译码 | 第52-59页 |
| 4.3.2.1 并行度 | 第53页 |
| 4.3.2.2 内核函数 | 第53-55页 |
| 4.3.2.3 存储器的分配 | 第55-56页 |
| 4.3.2.4 一帧数据译码流程图 | 第56-57页 |
| 4.3.2.5 仿真结果分析 | 第57-59页 |
| 4.4 本章小结 | 第59-61页 |
| 结论 | 第61-63页 |
| 致谢 | 第63-64页 |
| 参考文献 | 第64-68页 |
| 攻读硕士学位期间发表的论文 | 第68页 |
