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PCI Express 2.0物理层关键模块的设计与验证

摘要第5-6页
Abstract第6页
本论文专用术语的注释表第7-10页
第1章 绪论第10-14页
    1.1 研究背景及意义第10-11页
    1.2 国内外研究现状第11-12页
    1.3 论文主要内容与结构安排第12-14页
第2章 PCI Express协议综述第14-22页
    2.1 PCI Express线路第14-15页
    2.2 PCI Express系统拓扑结构第15-16页
    2.3 PCI Express设备分层与数据包第16-18页
    2.4 PCI Express各分层的功能第18-20页
    2.5 本章小结第20-22页
第3章 物理层解析第22-36页
    3.1 物理层概述第22页
    3.2 控制字符与有序集第22-24页
        3.2.1 控制字符第22-23页
        3.2.2 有序集第23-24页
    3.3 发送部分第24-30页
        3.3.1 发送(Tx)缓冲区第25页
        3.3.2 多路复用器(Mux)第25-26页
        3.3.3 字节拆分第26-27页
        3.3.4 扰码器第27-28页
        3.3.5 8B/10B编码器第28-29页
        3.3.6 串行器第29页
        3.3.7 差分发送驱动器第29-30页
    3.4 接收部分第30-33页
        3.4.1 差分接收器第30-31页
        3.4.2 接收时钟恢复与解串器第31页
        3.4.3 符号锁定第31页
        3.4.4 弹性缓冲器第31-32页
        3.4.5 通道间相位补偿第32页
        3.4.6 8B/10B解码器第32-33页
        3.4.7 字节重组逻辑与过滤器第33页
    3.5 链路训练和初始化第33-34页
    3.6 本章小结第34-36页
第4章 物理层的设计与实现第36-64页
    4.1 设计指标与模块划分第36-37页
    4.2 链路训练和状况状态机(LTSSM)第37-42页
        4.2.1 检测状态第38-39页
        4.2.2 轮询状态第39-40页
        4.2.3 配置状态第40-41页
        4.2.4 L0状态第41页
        4.2.5 链路中的其它状态第41-42页
        4.2.6 LTSSM其它细节第42页
    4.3 发送缓冲区与多路复用器第42-43页
    4.4 解复用器与接收缓冲区第43-45页
        4.4.1 每通道数据预处理第44页
        4.4.2 解复用器第44-45页
    4.5 扰码/解扰器第45-49页
        4.5.1 16位并行LFSR算法第45-47页
        4.5.2 扰码/解扰执行规则第47-49页
    4.6 16B/20B编码器与解码器第49-55页
        4.6.1 8B/10B编码器第49-52页
        4.6.2 16B/20B编码器第52-53页
        4.6.3 8B/10B解码器第53-55页
        4.6.4 16B/20B解码器第55页
    4.7 弹性缓冲器第55-58页
        4.7.1 弹性缓冲器实现方式第55-56页
        4.7.2 弹性缓冲器的深度第56页
        4.7.3 弹性缓冲器结构第56-58页
    4.8 通道对齐第58-61页
        4.8.1 COM符号对齐第59-60页
        4.8.2 通道对齐第60-61页
    4.9 GTX高速收发器第61-63页
    4.10 本章小结第63-64页
第5章 物理层的仿真与验证第64-80页
    5.1 软硬件环境第64页
    5.2 模块功能仿真第64-72页
    5.3 物理层系统仿真第72-75页
    5.4 设计综合第75-77页
    5.5 FPGA验证第77-78页
    5.6 本章小结第78-80页
第6章 总结和展望第80-82页
致谢第82-84页
参考文献第84-86页
攻读硕士学位期间已发表论文第86页

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