基于SOI工艺FPGA中时钟管理模块的设计与验证
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-15页 |
| ·FPGA概述 | 第9-10页 |
| ·FPGA发展趋势 | 第9-10页 |
| ·国内FPGA发展现状 | 第10页 |
| ·时钟管理概述 | 第10-12页 |
| ·锁相环简介 | 第11页 |
| ·时钟网络 | 第11-12页 |
| ·SOI工艺技术概述 | 第12-13页 |
| ·本论文的主要工作 | 第13-15页 |
| 第2章 时钟管理理论基础 | 第15-28页 |
| ·时钟问题 | 第15-17页 |
| ·时钟偏差(Clock Skew) | 第15-16页 |
| ·时钟抖动(Clock Jitter) | 第16-17页 |
| ·锁相环的基本原理 | 第17-21页 |
| ·鉴相器 | 第18-19页 |
| ·低通滤波器 | 第19-20页 |
| ·压控振荡器 | 第20-21页 |
| ·延时锁相环的基本原理 | 第21-24页 |
| ·电荷泵 | 第21-22页 |
| ·压控延迟线 | 第22-23页 |
| ·全数字DLL | 第23-24页 |
| ·时钟分布与网络 | 第24-27页 |
| ·H树结构的时钟网络 | 第24-25页 |
| ·网格结构的时钟网络 | 第25-26页 |
| ·时钟层次系统 | 第26-27页 |
| ·本章小结 | 第27-28页 |
| 第3章 时钟管理模块电路设计 | 第28-56页 |
| ·数字延时锁相环的架构 | 第28-29页 |
| ·鉴相器 | 第29-31页 |
| ·移相信号生成电路 | 第29-30页 |
| ·锁定窗信号生成电路 | 第30-31页 |
| ·延时电路 | 第31-36页 |
| ·可调延时线 | 第31-33页 |
| ·解码电路 | 第33-34页 |
| ·精调电路 | 第34-36页 |
| ·控制电路 | 第36-46页 |
| ·双向计数器 | 第37-38页 |
| ·从电路控制器S_FSM | 第38-42页 |
| ·主电路控制器M_FSM | 第42-46页 |
| ·输出控制电路 | 第46页 |
| ·输出电路 | 第46-53页 |
| ·相位选择电路 | 第46-47页 |
| ·占空比调节电路 | 第47-48页 |
| ·倍频电路设计 | 第48-49页 |
| ·分频电路设计 | 第49-53页 |
| ·时钟网络设计 | 第53-55页 |
| ·本设计FPGA结构简介 | 第53-54页 |
| ·时钟网络分析 | 第54-55页 |
| ·本章小结 | 第55-56页 |
| 第4章 时钟管理模块仿真与结果 | 第56-60页 |
| ·全数字DLL功能仿真 | 第56-58页 |
| ·性能参数综合 | 第58页 |
| ·全数字DLL的版图设计 | 第58-60页 |
| 第5章 结论与展望 | 第60-62页 |
| 参考文献 | 第62-64页 |
| 致谢 | 第64-65页 |
