基于FPGA的全数字扩频收发机的设计与实现
| 中文摘要 | 第1-7页 |
| ABSTRACT | 第7-13页 |
| 1 引言 | 第13-16页 |
| ·课题研究的目的与意义 | 第13-14页 |
| ·国内外发展现状 | 第14页 |
| ·作者在论文中的主要工作 | 第14-16页 |
| 2 全数字扩频收发机的系统设计 | 第16-32页 |
| ·总体方案介绍 | 第16-19页 |
| ·发送端设计方案 | 第16-17页 |
| ·接收端设计方案 | 第17-18页 |
| ·外围电路设计方案 | 第18-19页 |
| ·扩频码字与调制方式 | 第19-21页 |
| ·同步机制 | 第21-28页 |
| ·载波同步方案 | 第21-22页 |
| ·采样定时同步方案 | 第22-26页 |
| ·伪码同步方案 | 第26-28页 |
| ·信道编解码方案 | 第28-30页 |
| ·卷积编码 | 第28-29页 |
| ·维特比译码 | 第29-30页 |
| ·与现行ASIC扩频方案之比较 | 第30-32页 |
| 3 基于 FPGA的全数字扩频收发机关键模块介绍 | 第32-56页 |
| ·发送端部分 | 第32-37页 |
| ·扩频发送模块的设计 | 第32-35页 |
| ·片内NCO与升余弦滤波器的设计 | 第35-37页 |
| ·接收端部分 | 第37-48页 |
| ·载波同步模块的设计 | 第38-41页 |
| ·采样同步模块的设计 | 第41-44页 |
| ·接收解扩模块的设计 | 第44-48页 |
| ·信道编解码模块 | 第48-56页 |
| ·(2.1.7)卷积编码器的设计 | 第49-50页 |
| ·Viterbi译码器的设计 | 第50-56页 |
| 4 系统测试与展望 | 第56-71页 |
| ·全数字收发机硬件测试平台简介 | 第56-62页 |
| ·ALTERA DE2开发板简介 | 第57-58页 |
| ·数/模转换接口电路的设计 | 第58-59页 |
| ·模/数转换接口电路的设计 | 第59-61页 |
| ·低通滤波电路的设计 | 第61页 |
| ·电源部分的设计 | 第61-62页 |
| ·模拟自环测试 | 第62-67页 |
| ·片外部分 | 第62-64页 |
| ·片内部分 | 第64-67页 |
| ·基于 SOPC的全数字扩频收发机方案展望 | 第67-71页 |
| ·ALTERA NiosII嵌入式处理器简介 | 第67-69页 |
| ·基于 SOPC的系统方案展望 | 第69-71页 |
| 5 总结 | 第71-72页 |
| 参考文献 | 第72-74页 |
| 附录 A 全数字收发机实物效果图 | 第74-75页 |
| 附录 B 系统各模块资源占用情况列表 | 第75-76页 |
| 附录 C FPGA中的约束 | 第76-83页 |
| 作者简历 | 第83-85页 |
| 学位论文数据集 | 第85页 |
