| 摘要 | 第1-4页 |
| ABSTRACT | 第4-7页 |
| 第一章 绪论 | 第7-14页 |
| ·SOC 设计概述 | 第7-9页 |
| ·IP 核的概述 | 第9-10页 |
| ·课题来源及本文工作 | 第10-14页 |
| ·关于DSP 处理器 | 第10-11页 |
| ·关于DMA 模块 | 第11-12页 |
| ·论文工作及安排 | 第12-14页 |
| 第二章 32 位浮点DSP 处理器及其DMA 模块 | 第14-23页 |
| ·DMA 所处DSP 系统环境介绍 | 第14-17页 |
| ·改进的TM5320VC33 系统结构 | 第14-16页 |
| ·TM5320VC33 的总线结构 | 第16-17页 |
| ·数据传递方式与DMA 模块 | 第17-22页 |
| ·数据传递方式 | 第17-19页 |
| ·TMS320VC33 中的DMA 模块 | 第19-22页 |
| ·本章小结 | 第22-23页 |
| 第三章 DMA 的体系结构、功能扩展及行为设计 | 第23-47页 |
| ·DMA 的体系结构 | 第23-25页 |
| ·本设计所采用的体系结构介绍 | 第23-24页 |
| ·新体系结构与原体系结构的比较 | 第24-25页 |
| ·新体系结构的优点分析 | 第25页 |
| ·DMA 模块新增功能 | 第25-28页 |
| ·新DMA 的基本功能简介 | 第26页 |
| ·DMA 新增功能介绍 | 第26-27页 |
| ·增加新功能的目的和意义 | 第27-28页 |
| ·DMA 的行为设计 | 第28-46页 |
| ·DMA 系统的行为设计 | 第28-35页 |
| ·DMA 的传输时序设计 | 第35-39页 |
| ·DMA 内部各个模块的行为设计 | 第39-46页 |
| ·本章小结 | 第46-47页 |
| 第四章 DMA 的RTL 级设计实现 | 第47-63页 |
| ·数字系统的RTL 级描述及VERILOG HDL | 第47-48页 |
| ·DMA 控制逻辑部分实现 | 第48-56页 |
| ·DMA 工作模式及数据流向控制部分 | 第48-49页 |
| ·数据流控制部分 | 第49-56页 |
| ·DMA 中断设置及自动初始化模块 | 第56-60页 |
| ·DMA 中断设置 | 第56页 |
| ·自动初始化模块 | 第56-60页 |
| ·浮点数格式互相转换的实现 | 第60-62页 |
| ·本章小结 | 第62-63页 |
| 第五章 DMA 模块的仿真与时序分析 | 第63-77页 |
| ·DMA 模块仿真平台 | 第63页 |
| ·无同步模式下的DMA 传输及功能测试 | 第63-68页 |
| ·联合模式下的DMA 传输 | 第64-66页 |
| ·分裂模式下的DMA 传输 | 第66-68页 |
| ·同步模式下的DMA 传输及功能测试 | 第68-73页 |
| ·联合模式下的同步传输 | 第69-71页 |
| ·分裂模式下的同步传输 | 第71-73页 |
| ·DMA 模块的性能及兼容性分析 | 第73-76页 |
| ·本章小结 | 第76-77页 |
| 第六章 结束语 | 第77-79页 |
| ·DMA 设计中的难点分析及处理 | 第77页 |
| ·论文工作总结及设计展望 | 第77-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-82页 |
| 附录：作者在攻读硕士学位期间发表的论文 | 第82页 |