| 内容提要 | 第1-7页 |
| 第1章 绪论 | 第7-14页 |
| ·课题背景 | 第7-8页 |
| ·LDPC码简介 | 第8-10页 |
| ·LDPC码的发展现状 | 第8-9页 |
| ·LDPC码的应用 | 第9-10页 |
| ·FPGA设计简介 | 第10-12页 |
| ·FPGA设计流程 | 第10-11页 |
| ·硬件描述语言概述 | 第11-12页 |
| ·主要研究内容及论文结构 | 第12-14页 |
| 第2章 LDPC码的构造及编码原理 | 第14-24页 |
| ·LDPC码的定义及表示方法 | 第14-16页 |
| ·LDPC码的定义及特点 | 第14页 |
| ·LDPC码的矩阵表示 | 第14-15页 |
| ·LDPC码的Tanner图表示 | 第15页 |
| ·度数分布 | 第15-16页 |
| ·规则LDPC码和非规则LDPC码 | 第16页 |
| ·LDPC码的构造 | 第16-21页 |
| ·Tanner图的围长与性能的关系 | 第17页 |
| ·校验矩阵的随机构造 | 第17-20页 |
| ·校验矩阵的结构化构造 | 第20-21页 |
| ·LDPC码的编码原理 | 第21-23页 |
| ·基于高斯消去的编码 | 第21-22页 |
| ·基于近似下三角矩阵的编码 | 第22-23页 |
| ·循环码和准循环码的编码 | 第23页 |
| ·小结 | 第23-24页 |
| 第3章 LDPC码的译码算法 | 第24-32页 |
| ·概述 | 第24页 |
| ·置信传播(BP)算法 | 第24页 |
| ·LDPC码的硬判决译码算法 | 第24-25页 |
| ·LDPC码的软判决译码算法 | 第25-31页 |
| ·置信传播(BP)译码算法 | 第25-27页 |
| ·对数域置信传播(Log-BP)译码算法 | 第27-29页 |
| ·最小和(Min-Sum)译码算法 | 第29-30页 |
| ·修正的最小和译码算法 | 第30-31页 |
| ·小结 | 第31-32页 |
| 第4章 速率兼容LDPC码及其仿真结果 | 第32-61页 |
| ·速率兼容码概述 | 第32页 |
| ·速率兼容LDPC码的构造 | 第32-35页 |
| ·随机删除和最佳删除 | 第33页 |
| ·顺序删除和扩展 | 第33-35页 |
| ·基于LTE-QC结构的速率兼容LDPC码的构造 | 第35-46页 |
| ·LTE-QC结构母码的构造 | 第35-39页 |
| ·基于LTE-QC结构构造速率兼容LDPC码 | 第39-42页 |
| ·基于LTE-QC结构RC-LDPC码的编码算法 | 第42-46页 |
| ·LTE-QC-LDPC码的仿真结果及分析 | 第46-59页 |
| ·Normalized BP-based算法中归一化因子取值问题 | 第47-51页 |
| ·RC-LDPC码在不同译码算法下的性能 | 第51-54页 |
| ·硬件实现中的量化问题 | 第54-59页 |
| ·小结 | 第59-61页 |
| 第5章 速率兼容LDPC码编码器的FPGA设计 | 第61-67页 |
| ·FPGA设计平台 | 第61页 |
| ·RC-LDPC码编码器的设计 | 第61-66页 |
| ·编码器的总体设计方案 | 第62页 |
| ·输入模块 | 第62-63页 |
| ·功能模块 | 第63-65页 |
| ·输出模块 | 第65-66页 |
| ·控制模块 | 第66页 |
| ·小结 | 第66-67页 |
| 第6章 全文总结及展望 | 第67-69页 |
| 参考文献 | 第69-72页 |
| 致谢 | 第72-73页 |
| 摘要 | 第73-75页 |
| ABSTRACT | 第75-77页 |