| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第10-18页 |
| 1.1 课题背景及研究意义 | 第10-12页 |
| 1.2 国内外研究现状 | 第12-16页 |
| 1.2.1 智能视频研究现状 | 第12页 |
| 1.2.2 数据采集传输 | 第12-13页 |
| 1.2.3 深度学习 | 第13-15页 |
| 1.2.4 FPGA研究现状 | 第15-16页 |
| 1.3 本文主要内容 | 第16-17页 |
| 1.4 论文组织架构 | 第17-18页 |
| 第2章 智能视频处理原理及技术 | 第18-34页 |
| 2.1 智能视频处理技术 | 第18-19页 |
| 2.2 高性能UltraScale FPGA处理技术 | 第19-21页 |
| 2.3 硬件加速技术 | 第21-23页 |
| 2.3.1 并行技术 | 第21-22页 |
| 2.3.2 分块技术 | 第22-23页 |
| 2.3.3 数据局部性 | 第23页 |
| 2.4 基于FPGA网络视频数据采集传输的技术 | 第23-25页 |
| 2.4.1 AXI4-Stream | 第23-24页 |
| 2.4.2 AXI DMA | 第24页 |
| 2.4.3 AXI Ethernet | 第24-25页 |
| 2.5 深度学习技术 | 第25-32页 |
| 2.5.1 深度学习简介 | 第25-28页 |
| 2.5.2 卷积神经网络拓扑结构 | 第28-32页 |
| 2.6 本章小结 | 第32-34页 |
| 第3章 基于UltraScale FPGA智能视频处理系统总体设计 | 第34-42页 |
| 3.1 基于UltraScale FPGA的智能视频高速数据处理系统需求分析 | 第34-36页 |
| 3.1.1 视频图像采集传输模块 | 第35页 |
| 3.1.2 视频图像存储模块 | 第35-36页 |
| 3.1.3 视频图像处理模块 | 第36页 |
| 3.1.4 视频图像输出模块 | 第36页 |
| 3.2 UltraScale FPGA开发平台的分析 | 第36-37页 |
| 3.3 系统的总体设计 | 第37-40页 |
| 3.3.1 视频图像数据采集传输设计 | 第38-39页 |
| 3.3.2 系统存储模块设计 | 第39页 |
| 3.3.3 智能视频图像数据加速处理设计 | 第39-40页 |
| 3.3.4 智能视频图像数据输出设计 | 第40页 |
| 3.3.5 通信机制设计 | 第40页 |
| 3.4 本章小结 | 第40-42页 |
| 第4章 视频数据采集传输的优化设计 | 第42-48页 |
| 4.1 视频采集传输的优化设计 | 第42-44页 |
| 4.1.1 通信机制 | 第43-44页 |
| 4.2 基于AXI4-Stream的多路网口数据传输仲裁器的设计 | 第44-47页 |
| 4.2.1 写TX接口模块 | 第44-45页 |
| 4.2.2 读RX接口模块 | 第45-47页 |
| 4.3 本章小结 | 第47-48页 |
| 第5章 基于UltraScale FPGA智能视频处理的优化设计 | 第48-70页 |
| 5.1 卷积神经网络算法分析及优化 | 第48-50页 |
| 5.1.1 卷积层算法 | 第48-50页 |
| 5.1.2 池化层算法 | 第50页 |
| 5.2 并行性分析及设计 | 第50-57页 |
| 5.2.1 层与层之间的并行架构 | 第51-52页 |
| 5.2.2 卷积运算内的并行架构 | 第52页 |
| 5.2.3 特征映射图内的并行架构 | 第52-54页 |
| 5.2.4 同一层中特征图之间的并行架构 | 第54-56页 |
| 5.2.5 整体并行结构的设计 | 第56-57页 |
| 5.3 数据缓存结构的设计 | 第57-59页 |
| 5.4 激活函数 | 第59-61页 |
| 5.5 基于SDSoC的优化加速设计 | 第61-68页 |
| 5.5.1 加速模块的通信接口设计 | 第62-63页 |
| 5.5.2 copy_buffer的设计 | 第63-65页 |
| 5.5.3 矩阵乘的加速设计 | 第65-68页 |
| 5.6 本章小结 | 第68-70页 |
| 第6章 智能视频数据处理系统的验证与结果分析 | 第70-78页 |
| 6.1 实验环境介绍 | 第70-72页 |
| 6.2 数据采集传输模块的验证与对比分析 | 第72-74页 |
| 6.3 基于FPGA的CNN加速并行运算模块验证与分析 | 第74-76页 |
| 6.3.1 测试实样样本集及网络结构 | 第74-75页 |
| 6.3.2 基于FPGA的CNN加速并行运算模块 | 第75-76页 |
| 6.4 本章小结 | 第76-78页 |
| 结论 | 第78-80页 |
| 参考文献 | 第80-84页 |
| 攻读硕士学位期间获得的学术成果 | 第84-86页 |
| 致谢 | 第86页 |
