| 摘要 | 第4-6页 |
| abstract | 第6-7页 |
| 第1章 绪论 | 第11-15页 |
| 1.1 研究背景及意义 | 第11-12页 |
| 1.2 TOF-SIMS数据采集系统的研究现状 | 第12-14页 |
| 1.2.1 TDC数据采集系统研究现状 | 第12页 |
| 1.2.2 高速ADC数据采集系统研究现状 | 第12-14页 |
| 1.3 本文主要研究内容 | 第14-15页 |
| 第2章 TOF-SIMS数据采集系统总体设计 | 第15-23页 |
| 2.1 TOF-SIMS数据采集系统方案选择 | 第15-17页 |
| 2.1.1 TDC数据采集系统 | 第15-16页 |
| 2.1.2 高速ADC数据采集系统 | 第16-17页 |
| 2.2 TOF-SIMS对高速ADC数据采集系统的需求分析 | 第17-18页 |
| 2.3 采集系统总体设计方案 | 第18-22页 |
| 2.3.1 ADC的选型 | 第19-20页 |
| 2.3.2 外部数据存储器的选择 | 第20-21页 |
| 2.3.3 数据传输总线的选择 | 第21-22页 |
| 2.4 本章小结 | 第22-23页 |
| 第3章 TOF-SIMS高速数据采集系统硬件电路设计 | 第23-31页 |
| 3.1 宽频带差分调理电路设计 | 第23-25页 |
| 3.2 高速模数转换电路设计 | 第25-29页 |
| 3.2.1 ADC 12D 1600芯片简介 | 第25-26页 |
| 3.2.2 ADC与FPGA接口电路 | 第26-27页 |
| 3.2.3 ADC输入时钟电路 | 第27-29页 |
| 3.3 供电电路设计 | 第29-30页 |
| 3.4 本章小结 | 第30-31页 |
| 第4章 采集系统FPGA时序控制单元设计 | 第31-47页 |
| 4.1 时序控制单元总体设计 | 第31-32页 |
| 4.2 高速ADC时序逻辑设计 | 第32-34页 |
| 4.3 DDR3 SDRAM时序逻辑设计 | 第34-39页 |
| 4.3.1 Memory Interface Generator IP核概述 | 第34-38页 |
| 4.3.2 DDR3 SDRAM控制器的设计 | 第38-39页 |
| 4.4 PCIE总线逻辑控制设计 | 第39-46页 |
| 4.4.1 PCIE总线协议概述 | 第39-41页 |
| 4.4.2 PCIE IP核的定制 | 第41-43页 |
| 4.4.3 PCIE DMA控制器的设计 | 第43-46页 |
| 4.5 本章小结 | 第46-47页 |
| 第5章 TOF-SIMS高速数据采集系统驱动程序开发 | 第47-54页 |
| 5.1 开发工具的选择 | 第47-48页 |
| 5.2 Windriver软件驱动程序开发步骤 | 第48-50页 |
| 5.3 PCIE总线应用程序设计 | 第50-53页 |
| 5.4 本章小结 | 第53-54页 |
| 第6章 高速数据采集系统测试 | 第54-64页 |
| 6.1 宽频带差分调理电路测试 | 第54-55页 |
| 6.2 DDR3 SDRAM存储模块测试 | 第55-57页 |
| 6.3 高速ADC动态性能测试 | 第57-61页 |
| 6.4 PCIE总线传输速度测试 | 第61-63页 |
| 6.5 本章小结 | 第63-64页 |
| 第7章 总结与展望 | 第64-66页 |
| 7.1 主要工作总结 | 第64页 |
| 7.2 目前存在的问题和下一步工作建议 | 第64-66页 |
| 参考文献 | 第66-70页 |
| 作者简介与科研成果 | 第70-71页 |
| 致谢 | 第71页 |
