| 摘要 | 第3-4页 |
| ABSTRACT | 第4页 |
| 第一章 绪论 | 第11-14页 |
| 1.1 研究背景 | 第11-12页 |
| 1.2 研究方案 | 第12-13页 |
| 1.3 论文结构 | 第13-14页 |
| 第二章 流处理器及传输触发架构相关概念 | 第14-33页 |
| 2.1 流处理器概念 | 第14-18页 |
| 2.1.1 流处理器体系结构介绍 | 第14-15页 |
| 2.1.2 流处理器发展 | 第15-16页 |
| 2.1.3 流体系结构特点 | 第16-18页 |
| 2.2 传输触发架构的概念 | 第18-22页 |
| 2.2.1 处理器发展方向 | 第18-19页 |
| 2.2.2 传输触发架构的软件特点 | 第19-20页 |
| 2.2.3 传输触发架构的硬件特点 | 第20-22页 |
| 2.3 MOVE FRAMEWORK | 第22-25页 |
| 2.3.1 软件子系统 | 第23-24页 |
| 2.3.2 硬件子系统 | 第24页 |
| 2.3.3 系统优化工具 | 第24-25页 |
| 2.4 设计流程 | 第25-32页 |
| 2.4.1 设计流程(DESIGN FLOW) | 第26-28页 |
| 2.4.2 从下至上的设计流程 | 第28-30页 |
| 2.4.3 从上至下的设计流程 | 第30-32页 |
| 2.5 本章小结 | 第32-33页 |
| 第三章 H.264 帧内预测算法 | 第33-41页 |
| 3.1 H.264 帧内预测算法概述 | 第33-40页 |
| 3.1.1 H.264 编解码基本框架 | 第33-34页 |
| 3.1.2 帧内预测算法 | 第34-36页 |
| 3.1.3 INTRA4*4 模式帧内预测算法 | 第36-37页 |
| 3.1.4 INTRA4*4 算法的流程序特性 | 第37-38页 |
| 3.1.5 INTRA4*4 快速算法 | 第38-40页 |
| 3.2 本章小结 | 第40-41页 |
| 第四章 面向帧内预测算法的流处理器在 TTA 下的实现 | 第41-52页 |
| 4.1 针对帧内预测算法的流处理器设计 | 第41-44页 |
| 4.2 基于率失真算法的 INTRA4*4 算法的流处理器设计 | 第44-50页 |
| 4.2.1 目标应用输入 | 第44页 |
| 4.2.2 顺序代码生成 | 第44-46页 |
| 4.2.3 系统架构的创建 | 第46-48页 |
| 4.2.4 并行代码生成 | 第48-49页 |
| 4.2.5 性能评估优化 | 第49页 |
| 4.2.6 RTL代码生成 | 第49-50页 |
| 4.3 INTRA4*4 快速算法的流处理器设计 | 第50-51页 |
| 4.4 本章小结 | 第51-52页 |
| 第五章 流处理器性能评估与分析 | 第52-67页 |
| 5.1 处理器性能 | 第52-65页 |
| 5.1.1 基于 RDO 的流处理器的性能以及面积 | 第52-58页 |
| 5.1.2 快速帧内预测算法的性能以及面积功耗 | 第58-65页 |
| 5.2 与其他处理器比较 | 第65-66页 |
| 5.3 本章小结 | 第66-67页 |
| 第六章 总结与展望 | 第67-68页 |
| 6.1 论文总结 | 第67页 |
| 6.2 展望 | 第67-68页 |
| 参考文献 | 第68-70页 |
| 致谢 | 第70-71页 |
| 攻读硕士学位期间已发表或录用的论文 | 第71-74页 |
| 上海交通大学学位论文答辩决议书 | 第74页 |
