| 摘要 | 第5-6页 |
| ABSTRACT | 第6页 |
| 缩略词表 | 第13-14页 |
| 第一章 绪论 | 第14-19页 |
| 1.1 研究背景 | 第14-15页 |
| 1.2 研究现状 | 第15-18页 |
| 1.2.1 高清视频传输的发展现状 | 第15-16页 |
| 1.2.2 LDPC码的发展和研究现状 | 第16-18页 |
| 1.3 本文目的和行文安排 | 第18-19页 |
| 第二章 LDPC码在高清视频传输中的应用 | 第19-28页 |
| 2.1 信道编码理论简介 | 第19页 |
| 2.2 LDPC码基本理论 | 第19-22页 |
| 2.2.1 LDPC码的基础 | 第19-21页 |
| 2.2.2 QC-LDPC码 | 第21-22页 |
| 2.3 LDPC码编码算法简介 | 第22-26页 |
| 2.3.1 利用生成矩阵的编码算法 | 第22-23页 |
| 2.3.2 基于高斯消元的编码算法 | 第23页 |
| 2.3.3 RU快速编码算法 | 第23-26页 |
| 2.4 LDPC码的应用介绍 | 第26-27页 |
| 2.4.1 LDPC码在高清视频传输中的应用介绍 | 第26页 |
| 2.4.2 LDPC码的其他方面的应用 | 第26-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第三章 LDPC译码算法介绍 | 第28-39页 |
| 3.1 LDPC硬判决译码算法介绍 | 第28-31页 |
| 3.1.1 大数逻辑译码 | 第29-30页 |
| 3.1.2 比特翻转译码算法 | 第30-31页 |
| 3.2 LDPC软判决译码算法 | 第31-38页 |
| 3.2.1 LDPC基于概率测度的BP译码算法 | 第32-34页 |
| 3.2.2 LDPC基于对数似然比的BP译码算法 | 第34-36页 |
| 3.2.3 LDPC码的最小和（Min-Sum）译码算法 | 第36页 |
| 3.2.4 LDPC码的偏移的最小和（Offset Min-Sum）译码算法 | 第36-37页 |
| 3.2.5 LDPC译码算法的比较 | 第37-38页 |
| 3.3 本章小结 | 第38-39页 |
| 第四章 改进的LDPC译码算法及其仿真 | 第39-46页 |
| 4.1 改进的LDPC译码算法 | 第39-41页 |
| 4.2 改进的LDPC译码算法的仿真比较 | 第41页 |
| 4.3 改进的LDPC算法关键参数的仿真 | 第41-44页 |
| 4.3.1 量化方式和量化位宽确定 | 第41-43页 |
| 4.3.2 改进的LDPC译码算法偏移因子的确定 | 第43-44页 |
| 4.3.3 改进的LDPC译码算法的最大迭代次数的确定 | 第44页 |
| 4.4 本章小结 | 第44-46页 |
| 第五章 改进的LDPC译码算法的FPGA实现 | 第46-64页 |
| 5.1 FPGA的设计流程简要介绍 | 第46-48页 |
| 5.2 LDPC译码器实现硬件结构设计 | 第48-51页 |
| 5.2.1 LDPC译码器结构的分类 | 第48-49页 |
| 5.2.2 LDPC译码器的结构框图 | 第49-51页 |
| 5.3 LDPC译码器主要模块详细设计 | 第51-55页 |
| 5.3.1 顶层模块设计 | 第51-52页 |
| 5.3.2 控制模块设计 | 第52-53页 |
| 5.3.3 校验节点数据压缩格式和转换模块 | 第53-54页 |
| 5.3.4 循环移位模块和基校验矩阵读取模块 | 第54-55页 |
| 5.3.5 计算单元模块 | 第55页 |
| 5.4 LDPC译码器的仿真 | 第55-58页 |
| 5.4.1 译码器硬件电路的功能仿真 | 第55-58页 |
| 5.5 LDPC译码器的下板验证与测试 | 第58-62页 |
| 5.5.1 LDPC译码器的验证平台 | 第58-59页 |
| 5.5.2 验证结果分析 | 第59-61页 |
| 5.5.3 LDPC译码器的测试 | 第61-62页 |
| 5.6 LDPC译码器的性能分析 | 第62-63页 |
| 5.7 本章小结 | 第63-64页 |
| 第六章 总结与展望 | 第64-66页 |
| 6.1 工作总结 | 第64页 |
| 6.2 研究展望 | 第64-66页 |
| 致谢 | 第66-67页 |
| 参考文献 | 第67-70页 |
| 在学期间取得的与学位论文相关的研究成果 | 第70-71页 |
