基于65nm工艺新型SRAM存储单元设计
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第1章 绪论 | 第7-13页 |
| 1.1 课题研究背景 | 第7页 |
| 1.2 国内外研究现状 | 第7-9页 |
| 1.3 MOS存储器的分类 | 第9-11页 |
| 1.4 本文章节安排 | 第11-12页 |
| 1.5 本章小结 | 第12-13页 |
| 第2章 传统SRAM单元架构及分析 | 第13-24页 |
| 2.1 SRAM总体结构 | 第13-14页 |
| 2.2 传统六管SRAM存储单元 | 第14-18页 |
| 2.2.1 电路结构 | 第14-15页 |
| 2.2.2 传统六管单元的工作原理 | 第15-18页 |
| 2.2.3 电路结构优缺点 | 第18页 |
| 2.3 四管SRAM存储单元 | 第18-19页 |
| 2.3.1 电路结构 | 第18页 |
| 2.3.2 工作原理 | 第18-19页 |
| 2.3.3 电路结构优缺点 | 第19页 |
| 2.4 七管SRAM存储单元 | 第19-21页 |
| 2.4.1 电路结构 | 第19-20页 |
| 2.4.2 工作原理 | 第20-21页 |
| 2.4.3 电路结构优缺点 | 第21页 |
| 2.5 八管SRAM存储单元 | 第21-23页 |
| 2.5.1 电路结构 | 第21-22页 |
| 2.5.2 工作原理 | 第22-23页 |
| 2.6 本章小结 | 第23-24页 |
| 第3章 基于位交错结构的SRAM单元设计 | 第24-42页 |
| 3.1 SRAM单元中软错误与位交错结构 | 第24-27页 |
| 3.1.1 SRAM单元中的软错误 | 第24-25页 |
| 3.1.2 位交错结构 | 第25-27页 |
| 3.2 位交错结构所产生的问题 | 第27-32页 |
| 3.2.1 半选择破坏 | 第27-31页 |
| 3.2.2 半选单元的额外功耗 | 第31-32页 |
| 3.3 解决半选问题的技术分析和研究 | 第32-36页 |
| 3.3.1 工艺级设计技术 | 第32-33页 |
| 3.3.2 写返回技术 | 第33-34页 |
| 3.3.3 基于存储单元设计技术 | 第34-36页 |
| 3.4 新型十二管存储单元设计 | 第36-41页 |
| 3.4.1 新型十二管存储单元基本结构 | 第36-37页 |
| 3.4.2 新型十二管存储单元工作原理 | 第37-39页 |
| 3.4.3 新型十二管单元读写操作时半选问题 | 第39-41页 |
| 3.5 本章小结 | 第41-42页 |
| 第4章 新型十二管存储单元性能分析 | 第42-51页 |
| 4.1 写裕度仿真 | 第42-43页 |
| 4.2 稳定性仿真 | 第43-47页 |
| 4.2.1 静态噪声容限仿真 | 第44-45页 |
| 4.2.2 读噪声容限仿真 | 第45-47页 |
| 4.3 静态功耗仿真 | 第47-48页 |
| 4.4 动态功耗仿真 | 第48-50页 |
| 4.4.1 读功耗 | 第48-49页 |
| 4.4.2 写功耗 | 第49-50页 |
| 4.5 本章小结 | 第50-51页 |
| 第5章 总结与展望 | 第51-53页 |
| 5.1 设计总结 | 第51-52页 |
| 5.2 工作展望 | 第52-53页 |
| 致谢 | 第53-54页 |
| 参考文献 | 第54-58页 |
| 攻读硕士期间发表的论文 | 第58页 |
