| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第一章 引言 | 第9-14页 |
| ·频率合成技术概述 | 第9页 |
| ·频率合成技术发展近况和现状 | 第9-10页 |
| ·频率合成器的方法 | 第10-12页 |
| ·直接模拟式频率合成技术（DAS） | 第10-11页 |
| ·锁相式频率合成技术（PLL） | 第11页 |
| ·直接数字式频率合成技术（DDS） | 第11-12页 |
| ·混合式频率合成技术（DDS+PLL ） | 第12页 |
| ·频率合成器的一些主要技术指标 | 第12-13页 |
| ·本论文的主要内容和安排 | 第13-14页 |
| 第二章 直接数字频率合成技术（DDS）的基本原理 | 第14-17页 |
| ·DDS 的基本理论基础 | 第14页 |
| ·DDS 的基本原理 | 第14页 |
| ·DDS 基本构成的介绍 | 第14-15页 |
| ·DDS 输出频谱分析 | 第15页 |
| ·DDS 理想的输出频谱 | 第15页 |
| ·DDS 非理想频谱输出分析 | 第15页 |
| ·DDS杂散分析 | 第15-16页 |
| ·DDS 相位噪声分析 | 第16页 |
| ·DDS 特点 | 第16页 |
| ·本章小结 | 第16-17页 |
| 第三章 锁相技术的基本原理和理论 | 第17-22页 |
| ·锁相环的基本原理和组成 | 第17-18页 |
| ·锁相环的基本原理 | 第17页 |
| ·锁相环的组成 | 第17-18页 |
| ·PLL 电路工作状态分析 | 第18-19页 |
| ·锁定状态 | 第18页 |
| ·跟踪过程 | 第18-19页 |
| ·环路失锁状态 | 第19页 |
| ·环路滤波器 | 第19-21页 |
| ·本章小结 | 第21-22页 |
| 第四章 小步进低相噪频率合成器设计方案 | 第22-27页 |
| ·概述 | 第22页 |
| ·DDS+DS 频率综合源方案 | 第22-23页 |
| ·DDS+PLL 频率综合源方案 | 第23-26页 |
| ·DDS 激励PLL | 第23页 |
| ·环内插入混频器的DDS+PLL 方案 | 第23-24页 |
| ·DDS 作为PLL 的小数分频器的方案 | 第24-25页 |
| ·PLL 与DDS 在环外混频的方案 | 第25页 |
| ·PLL 1+ DDS + PLL 2 双环频率合成方案 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第五章 S-BAND 小步进低相噪频率合成器的设计 | 第27-45页 |
| ·频率合成器指标 | 第27页 |
| ·模块关键器件选择 | 第27-33页 |
| ·DDS 模块器件选择 | 第28-31页 |
| ·AD9954 芯片介绍 | 第28-30页 |
| ·TCXO 介绍 | 第30-31页 |
| ·ADT1-1WT-1 芯片介绍 | 第31页 |
| ·ETC1-1-13 介绍 | 第31页 |
| ·PLL 模块器件选择 | 第31-33页 |
| ·鉴相芯片ADF4113 | 第32页 |
| ·VCO 的选择 | 第32-33页 |
| ·单片机选择 | 第33页 |
| ·系统总体方案选择与论证 | 第33-36页 |
| ·系统总体方案 | 第33-34页 |
| ·项目相噪和杂散的实现 | 第34-35页 |
| ·小步进1kHz 的实现 | 第35-36页 |
| ·S 波段频率合成器设计 | 第36-43页 |
| ·DDS 部分设计 | 第36-38页 |
| ·PLL1 电路设计 | 第38-40页 |
| ·PPL1 输出端接LC 低通滤波器的设计 | 第40-41页 |
| ·PLL2 电路设计 | 第41-43页 |
| ·电磁兼容设计 | 第43-45页 |
| 第六章 系统调试和测试结果分析 | 第45-54页 |
| ·PLL1 模块测试与分析 | 第45-47页 |
| ·DDS 模块的测试与分析 | 第47-50页 |
| ·PLL2 模块的测试与分析 | 第50-54页 |
| 第七章 结论 | 第54-55页 |
| 致谢 | 第55-56页 |
| 参考文献 | 第56-58页 |
| 攻硕期间取得的研究成果 | 第58-59页 |