| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 研究背景与意义 | 第9-11页 |
| 1.1.1 课题研究背景 | 第9-10页 |
| 1.1.2 课题研究意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-12页 |
| 1.3 论文主要研究内容和论文的结构安排 | 第12-14页 |
| 第二章 高速正交多进制调制与解调技术的理论基础 | 第14-24页 |
| 2.1 直接序列扩频技术的基本原理 | 第14-16页 |
| 2.2 直接扩频通信系统的模型 | 第16-19页 |
| 2.3 零中频正交调制的理论基础 | 第19-23页 |
| 2.3.1 超外差射频收发射机 | 第20-21页 |
| 2.3.2 数字中频收发射机结构 | 第21-22页 |
| 2.3.3 零中频发射机结构 | 第22-23页 |
| 2.3.4 各种收发射机结构对比 | 第23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 高速多进制调制与解调技术方案设计 | 第24-40页 |
| 3.1 高速多进制调制与解调系统设计 | 第24-27页 |
| 3.1.1 系统结构 | 第24-26页 |
| 3.1.2 系统的硬件系统 | 第26页 |
| 3.1.3 系统指标 | 第26-27页 |
| 3.2 FPGA技术 | 第27-29页 |
| 3.2.1 FPGA技术和结构介绍 | 第27-28页 |
| 3.2.3 FPGA系统设计流程 | 第28-29页 |
| 3.3 高速多进制调制与解调系统的FPGA基带实现 | 第29-39页 |
| 3.3.1 语音采集电路 | 第29-30页 |
| 3.3.2 基带多进制扩频调制 | 第30-34页 |
| 3.3.3 射频收发模块 | 第34-37页 |
| 3.3.4 基带接收模数转换(A/D)电路 | 第37-39页 |
| 3.4 本章小结 | 第39-40页 |
| 第四章 FPGA关键算法 | 第40-63页 |
| 4.1 频偏 | 第40页 |
| 4.2 PN码捕获 | 第40-48页 |
| 4.3 PN码跟踪 | 第48-50页 |
| 4.4 AFC载波同步 | 第50-62页 |
| 4.4.1 频偏估计 | 第50-56页 |
| 4.4.2 频偏补偿 | 第56-59页 |
| 4.4.3 相位补偿 | 第59-62页 |
| 4.5 本章小结 | 第62-63页 |
| 第五章 高速多进制系统硬件测试及应用 | 第63-71页 |
| 5.1 系统硬件开发平台介绍 | 第63-64页 |
| 5.2 高速多进制系统测试结果及分析 | 第64-69页 |
| 5.2.1 扩频多进制发射模块 | 第64-66页 |
| 5.2.2 基带接收模块 | 第66-67页 |
| 5.2.3 PN码捕获和跟踪模块 | 第67-68页 |
| 5.2.4 AFC模块 | 第68-69页 |
| 5.2.5 结果测试 | 第69页 |
| 5.3 本章小结 | 第69-71页 |
| 第六章 总结 | 第71-73页 |
| 参考文献 | 第73-75页 |
| 致谢 | 第75-76页 |
| 攻读硕士学位期间发表的学术论文 | 第76页 |