基于FPGA的CAN IP软核设计
| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-11页 |
| 1.1 CAN总线综述 | 第8-9页 |
| 1.1.1 CAN总线简介 | 第8页 |
| 1.1.2 CAN总线发展历程与研究状况 | 第8-9页 |
| 1.2 CAN总线的特点 | 第9-10页 |
| 1.3 本章小结 | 第10-11页 |
| 第二章 CAN总线协议 | 第11-27页 |
| 2.1 CAN协议结构与特性 | 第11-13页 |
| 2.1.1 CAN总线电平特性 | 第11-12页 |
| 2.1.2 CAN位编码与位填充规则 | 第12页 |
| 2.1.3 CAN协议分层结构 | 第12-13页 |
| 2.2 CAN协议的帧结构 | 第13-20页 |
| 2.2.1 数据帧 | 第14-17页 |
| 2.2.2 远程帧 | 第17页 |
| 2.2.3 错误帧 | 第17-18页 |
| 2.2.4 过载帧 | 第18-19页 |
| 2.2.5 帧间空间 | 第19-20页 |
| 2.3 报文滤波与校验 | 第20-21页 |
| 2.4 CAN协议错误处理 | 第21-24页 |
| 2.4.1 错误检测 | 第21-22页 |
| 2.4.2 故障界定 | 第22-24页 |
| 2.5 CAN的总线位时序 | 第24-26页 |
| 2.5.1 CAN位时间结构 | 第24-25页 |
| 2.5.2 CAN的位同步处理 | 第25-26页 |
| 2.6 本章小结 | 第26-27页 |
| 第三章 CAN IP软核设计 | 第27-52页 |
| 3.1 IP核外部接口设计 | 第27-48页 |
| 3.1.1 CAN工作模式设计 | 第27-28页 |
| 3.1.2 CAN的发送邮箱状态设计 | 第28-31页 |
| 3.1.3 CAN接受邮箱状态设计 | 第31-32页 |
| 3.1.4 CAN接收过程设计 | 第32-37页 |
| 3.1.5 CAN发送过程设计 | 第37-40页 |
| 3.1.6 CAN位时序单元设计 | 第40-43页 |
| 3.1.7 CAN报文ID过滤器设计 | 第43页 |
| 3.1.8 CAN错误处理设计 | 第43-45页 |
| 3.1.9 CAN故障界定设计 | 第45-48页 |
| 3.2 IP核内部接口设计 | 第48-51页 |
| 3.2.1 CAN寄存器设计 | 第48-49页 |
| 3.2.2 Avalon总线时序设计 | 第49-51页 |
| 3.3 本章小结 | 第51-52页 |
| 第四章 CAN IP核的生成与测试 | 第52-57页 |
| 4.1 CAN IP组件生成 | 第52-53页 |
| 4.2 Qsys系统构建 | 第53-54页 |
| 4.3 CAN IP核测试 | 第54-56页 |
| 4.4 本章小结 | 第56-57页 |
| 第五章 总结与展望 | 第57-58页 |
| 致谢 | 第58-59页 |
| 参考文献 | 第59-60页 |
