基于ARM9的高速缓存和内存管理单元的电路设计与实现
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-14页 |
| 第一章 绪论 | 第14-19页 |
| ·研究背景 | 第14-15页 |
| ·ARM9 体系结构简述 | 第15-17页 |
| ·国内外研究现状 | 第17页 |
| ·研究内容和论文安排 | 第17-19页 |
| 第二章 高速缓存和内存管理单元概述 | 第19-32页 |
| ·多层次存储体系概述 | 第19-20页 |
| ·高速缓存简介 | 第20-26页 |
| ·高速缓存的工作原理 | 第21页 |
| ·高速缓存设计要素 | 第21-26页 |
| ·内存管理单元简介 | 第26-32页 |
| ·内存管理单元结构 | 第27-28页 |
| ·地址转换过程 | 第28-30页 |
| ·地址转换后备缓冲器 | 第30-31页 |
| ·地址空间保护和内存共享 | 第31-32页 |
| 第三章 高速缓存的电路设计 | 第32-55页 |
| ·高速缓存单元的设计方案 | 第32-42页 |
| ·映射方式与相联度对性能的影响 | 第32-34页 |
| ·替换算法对性能的影响和硬件实现方法 | 第34-37页 |
| ·容量和 line 大小对性能的影响 | 第37-39页 |
| ·其他设计要素对性能的影响 | 第39-40页 |
| ·高速缓存的设计方案 | 第40-42页 |
| ·数据通路电路设计 | 第42-48页 |
| ·Tag 模块电路设计 | 第42-44页 |
| ·Data 模块电路设计 | 第44-45页 |
| ·Status 模块电路设计 | 第45-48页 |
| ·控制逻辑电路设计 | 第48-54页 |
| ·高速缓存的工作状态 | 第48-50页 |
| ·高速缓存的工作时序 | 第50-54页 |
| ·本章小结 | 第54-55页 |
| 第四章 内存管理单元的电路设计 | 第55-67页 |
| ·设计概述 | 第55-56页 |
| ·内存管理单元数据通路设计 | 第56-63页 |
| ·内存管理单元接口设计 | 第56-60页 |
| ·TLB 单元电路设计 | 第60-62页 |
| ·快速上下文切换电路设计 | 第62-63页 |
| ·内存管理单元控制逻辑的设计 | 第63-65页 |
| ·本章小结 | 第65-67页 |
| 第五章 高速缓存与内存管理单元的仿真、综合与验证 | 第67-83页 |
| ·基于 ASIC 标准库的前端设计 | 第67-77页 |
| ·基于 ASIC 标准库的前端设计流程 | 第67-68页 |
| ·RTL 级功能仿真 | 第68-75页 |
| ·逻辑综合 | 第75-76页 |
| ·布图前的静态时序分析 | 第76-77页 |
| ·基于 FPGA 的原型验证 | 第77-80页 |
| ·FPGA 开发流程和验证平台简介 | 第77-79页 |
| ·高速缓存和内存管理单元在 FPGA 中的设计 | 第79-80页 |
| ·性能分析 | 第80-82页 |
| ·本章小结 | 第82-83页 |
| 第六章 总结与展望 | 第83-85页 |
| ·工作总结 | 第83-84页 |
| ·展望 | 第84-85页 |
| 致谢 | 第85-86页 |
| 参考文献 | 第86-89页 |
| 在学期间取得的与学位论文相关的研究成果 | 第89-90页 |
