基于优化Booth算法实现的可配置18位乘法器硬核设计与验证
| 摘要 | 第1-6页 |
| Abstract | 第6-9页 |
| 第一章 绪论 | 第9-13页 |
| ·研究背景及选题意义 | 第9-10页 |
| ·乘法器的研究现状 | 第10-11页 |
| ·论文内容与章节安排 | 第11-13页 |
| 第二章 FPGA基本架构及乘法器理论研究 | 第13-31页 |
| ·FPGA基本架构 | 第13-14页 |
| ·乘法器基本类型 | 第14-16页 |
| ·迭代乘法器 | 第14-15页 |
| ·阵列乘法器 | 第15页 |
| ·并行乘法器 | 第15-16页 |
| ·乘法器类型小结 | 第16页 |
| ·乘法器相关算法研究 | 第16-21页 |
| ·Baugh-Wooley算法 | 第16-18页 |
| ·布思(Booth)算法 | 第18-19页 |
| ·二阶(优化)Booth算法 | 第19-20页 |
| ·三阶及更高阶Booth算法 | 第20-21页 |
| ·算法小结 | 第21页 |
| ·乘法器的压缩器及拓扑结构 | 第21-25页 |
| ·压缩器 | 第22-23页 |
| ·乘法器拓扑结构 | 第23-25页 |
| ·加法器研究 | 第25-30页 |
| ·半加器与全加器 | 第25-26页 |
| ·串行进位加法器 | 第26页 |
| ·超前进位加法器 | 第26-28页 |
| ·进位旁路加法器 | 第28-29页 |
| ·其他加法器及加法器小结 | 第29-30页 |
| ·本章小结 | 第30-31页 |
| 第三章 18 位可配置乘法器设计 | 第31-49页 |
| ·设计总体架构 | 第31页 |
| ·二阶Booth算法电路实现 | 第31-33页 |
| ·部分积产生电路 | 第33-35页 |
| ·部分积压缩模块 | 第35-38页 |
| ·压缩总体思路及符号扩展方案 | 第35-36页 |
| ·底层压缩单元 | 第36-38页 |
| ·减操作修正 | 第38页 |
| ·配置电路及数据输出模式选择电路 | 第38-41页 |
| ·最终结果输出模块 | 第41-45页 |
| ·结果输出方案 | 第41页 |
| ·求和单元 | 第41-43页 |
| ·进位旁路电路 | 第43-45页 |
| ·乘法器功能扩展及版图 | 第45-47页 |
| ·乘法器功能扩展 | 第45页 |
| ·乘法器的版图设计 | 第45-47页 |
| ·本章小结 | 第47-49页 |
| 第四章 乘法器仿真验证 | 第49-61页 |
| ·验证平台搭建方法 | 第49-50页 |
| ·乘法器功能验证 | 第50-53页 |
| ·18 位纯组合逻辑工作模式验证 | 第50-51页 |
| ·18 位钟控工作模式验证 | 第51-52页 |
| ·两个5 位位宽乘法同时运算验证 | 第52-53页 |
| ·乘法器性能仿真 | 第53-58页 |
| ·乘法器频率评估 | 第53-57页 |
| ·乘法器功耗评估 | 第57-58页 |
| ·本章小结 | 第58-61页 |
| 第五章 总结与展望 | 第61-63页 |
| 致谢 | 第63-65页 |
| 参考文献 | 第65-69页 |
| 研究成果 | 第69-70页 |
