基于RISC体系结构的处理器设计与RTL级实现
| 引言 | 第1-12页 |
| ·几个相关的概念 | 第8页 |
| ·课题的背景和意义 | 第8-9页 |
| ·本课题的主要工作 | 第9-10页 |
| ·本文的结构框架 | 第10-12页 |
| 第一章 处理器设计概述 | 第12-26页 |
| ·CISC与RISC | 第12-14页 |
| ·流水线与超标量的魅力 | 第14-20页 |
| ·流水线技术对处理器性能的影响 | 第14-16页 |
| ·超标量技术对处理器性能的影响 | 第16-20页 |
| ·其它一些关键技术 | 第20-21页 |
| ·现代处理器设计制造的一般流程 | 第21-26页 |
| 第二章 32位流水线RISC处理器的设计 | 第26-52页 |
| ·目标处理器整体设计 | 第26-36页 |
| ·目标处理器指令集与指令格式 | 第26-30页 |
| ·从指令具体行为反推流水线设计方案 | 第30-34页 |
| ·从数据通路抽象出目标CPU顶层模块及其交互 | 第34-35页 |
| ·从程序员角度看到的目标处理器内部结构 | 第35-36页 |
| ·如何解决流水线冒险 | 第36-45页 |
| ·结构冒险 | 第37-39页 |
| ·数据冒险 | 第39-43页 |
| ·控制冒险 | 第43-45页 |
| ·cache和TLB设计 | 第45-52页 |
| 第三章 超标量功能模块的设计 | 第52-64页 |
| ·前端设计调整 | 第52-54页 |
| ·新的PC形成逻辑 | 第52-53页 |
| ·新的取指逻辑 | 第53页 |
| ·新的译码逻辑 | 第53-54页 |
| ·超标量核心模块设计 | 第54-61页 |
| ·寄存器重命名 | 第54-59页 |
| ·重排序队列和转移队列 | 第59-61页 |
| ·发射队列和ALU | 第61页 |
| ·超标量整体设计框架 | 第61-64页 |
| 第四章 32位RISC处理器的RTL级实现 | 第64-82页 |
| ·开发工具介绍及开发环境的建立 | 第64-69页 |
| ·内存模块的RTL实现 | 第69-71页 |
| ·CPU模块的RTL实现 | 第71-80页 |
| ·处理器内部模块实现以及模块间的信号交互示意 | 第71-75页 |
| ·处理器实现细节荟萃 | 第75-78页 |
| ·目标处理器运行实例分析 | 第78-80页 |
| ·目标处理器的正确性测试与验证 | 第80-82页 |
| 第五章 现代处理器设计领域中的一些新技术 | 第82-90页 |
| ·多核 | 第82-86页 |
| ·多线程 | 第86-87页 |
| ·64位计算 | 第87-90页 |
| 结束语 | 第90-91页 |
| 致谢 | 第91-92页 |
| 参考文献 | 第92页 |
