| 第一章 引言 | 第1-10页 |
| 第二章 位同步原理 | 第10-18页 |
| ·同步的概念 | 第10-11页 |
| ·位同步的发展概况 | 第11-12页 |
| ·位同步方法的分类 | 第12-15页 |
| ·插入导频法 | 第12-14页 |
| ·直接法 | 第14-15页 |
| ·位同步的性能指标 | 第15-18页 |
| ·相位误差θ | 第15页 |
| ·同步建立时间t_s | 第15-16页 |
| ·同步保持时间t_c | 第16-17页 |
| ·同步带宽△f_s | 第17-18页 |
| 第三章 开发平台介绍 | 第18-27页 |
| ·MATLAB 介绍 | 第18-20页 |
| ·MATLAB 简介 | 第18页 |
| ·MATLAB 编程技巧简介 | 第18-20页 |
| ·ISE 和MODELSIM 简介 | 第20-22页 |
| ·ISE 简介 | 第20-21页 |
| ·Modelsim 简介 | 第21-22页 |
| ·XILINX 公司FPGA/CPLD 设计流程及开发工具介绍 | 第22-27页 |
| 第四章 自同步法中锁相法的位同步原理 | 第27-51页 |
| ·基于添扣脉冲的位同步方法 | 第27-30页 |
| ·时差调整原理 | 第27-28页 |
| ·添扣控制原理 | 第28-29页 |
| ·相位比较(比相)原理 | 第29-30页 |
| ·基于调整采样时刻的位同步方法 | 第30-37页 |
| ·定时误差检测器(Timing error detector) | 第30-33页 |
| ·定时误差检测器的电路图 | 第33-34页 |
| ·数字环滤波器(Digital loop filter) | 第34页 |
| ·数字环路滤波器的电路图 | 第34-36页 |
| ·数字压控振荡器(DCO) | 第36页 |
| ·数字压控振荡器的电路图 | 第36-37页 |
| ·基于内插的位同步方法 | 第37-45页 |
| ·内插器 | 第38-40页 |
| ·时钟误差提取模块 | 第40-41页 |
| ·环路滤波器 | 第41-42页 |
| ·控制器模块 | 第42-45页 |
| ·性能比较 | 第45-49页 |
| ·相位误差θ_e | 第45-46页 |
| ·同步建立时间t_s | 第46-47页 |
| ·同步保持时间t_c | 第47-48页 |
| ·同步带宽△f_s | 第48-49页 |
| ·应用范围 | 第49-51页 |
| 第五章 基于内插位同步方法的软件仿真、验证及VERILOG 实现 | 第51-65页 |
| ·GARDNER 算法的性能特性 | 第51-53页 |
| ·S 曲线 | 第51-52页 |
| ·定时误差信号的方差 | 第52-53页 |
| ·基于内插的位同步方法的仿真分析 | 第53-60页 |
| ·开环仿真 | 第54-56页 |
| ·闭环仿真 | 第56-59页 |
| ·其它符号率的仿真 | 第59-60页 |
| ·位同步的VERILOG 实现 | 第60-65页 |
| ·NCO 模块设计 | 第60页 |
| ·内插模块设计 | 第60-62页 |
| ·误差提取模块及步长更新模块 | 第62-63页 |
| ·定时同步系统联调及仿真 | 第63-65页 |
| 第六章 自同步法中滤波法位同步原理及软硬件实现 | 第65-78页 |
| ·1 比特伪码码同步器的数据源 | 第65-67页 |
| ·2 比特伪码码同步器的同步模块的设计原理及VERILOG 软件实现 | 第67-71页 |
| ·可编程数字滤波器 | 第67-68页 |
| ·双边沿提取器 | 第68-69页 |
| ·性能分析 | 第69-70页 |
| ·6.144M 码率的2-1 位伪码序列的性能 | 第70-71页 |
| ·硬件测试平台和软件的调试 | 第71-78页 |
| ·硬件系统原理图及PCB 设计 | 第71-73页 |
| ·基于硬件平台的软件调试 | 第73-75页 |
| ·ChipScope 简介 | 第73-74页 |
| ·CPLD 输出的伪码序列的调试 | 第74页 |
| ·FPGA 中同步功能的硬件调试 | 第74-75页 |
| ·系统联调及结果 | 第75-78页 |
| 第七章 结论 | 第78-79页 |
| 参考文献 | 第79-80页 |
| 致谢 | 第80-81页 |
| 个人简历 | 第81页 |
