基于55nm的10位高速低功耗SAR ADC研究与设计
| 摘要 | 第6-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-22页 |
| 1.1 研究背景 | 第16-18页 |
| 1.2 研究现状 | 第18-20页 |
| 1.3 研究目标 | 第20页 |
| 1.4 本文结构组织安排 | 第20-22页 |
| 第二章 SAR ADC架构概述 | 第22-30页 |
| 2.1 性能指标 | 第22-23页 |
| 2.1.1 静态性能 | 第22页 |
| 2.1.2 动态性能 | 第22-23页 |
| 2.2 SAR ADC基本架构 | 第23-24页 |
| 2.3 其他常用ADC架构 | 第24-29页 |
| 2.3.1 闪速式 | 第24-25页 |
| 2.3.2 流水线式 | 第25-27页 |
| 2.3.3 折叠内插式 | 第27-28页 |
| 2.3.4 增量累加式 | 第28-29页 |
| 2.4 ADC架构性能对比总结 | 第29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 SAR ADC关键技术的研究分析 | 第30-50页 |
| 3.1 采样保持电路 | 第30-33页 |
| 3.1.1 传统的MOS开关 | 第30-32页 |
| 3.1.2 经典的NMOS自举开关 | 第32-33页 |
| 3.1.3 带预充电的自举开关 | 第33页 |
| 3.2 DAC结构 | 第33-41页 |
| 3.2.1 CDAC结构 | 第34-35页 |
| 3.2.2 开关切换方法 | 第35-41页 |
| 3.3 比较器 | 第41-44页 |
| 3.4 SAR逻辑电路 | 第44-45页 |
| 3.5 冗余技术 | 第45-48页 |
| 3.6 时域交织 | 第48-49页 |
| 3.7 本章小结 | 第49-50页 |
| 第四章 10位高速低功耗SAR ADC设计 | 第50-70页 |
| 4.1 系统指标与架构选取 | 第50-51页 |
| 4.2 双通道预充电型采保电路设计 | 第51-54页 |
| 4.3 单调开关冗余型CDAC设计 | 第54-56页 |
| 4.3.1 电容重组冗余型 | 第54-55页 |
| 4.3.2 单调开关方法 | 第55-56页 |
| 4.3.3 单位电容取值 | 第56页 |
| 4.4 折叠式高速动态比较器设计 | 第56-58页 |
| 4.5 异步SAR逻辑电路设计 | 第58-64页 |
| 4.5.1 开窗式SAR逻辑电路 | 第58-61页 |
| 4.5.2 异步时钟生成电路 | 第61-63页 |
| 4.5.3 数字误差校正电路 | 第63-64页 |
| 4.6 仿真结果及对比 | 第64-68页 |
| 4.7 本章小结 | 第68-70页 |
| 第五章 总结与展望 | 第70-72页 |
| 5.1 本文总结 | 第70页 |
| 5.2 未来展望 | 第70-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-78页 |
| 作者简介 | 第78-79页 |
