| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 缩略词 | 第10-11页 |
| 第一章 绪论 | 第11-17页 |
| 1.1 课题的研究意义 | 第11-12页 |
| 1.2 课题的研究与发展状况 | 第12-15页 |
| 1.3 本文的主要研究内容和工作安排 | 第15-17页 |
| 第二章 并行十进制乘法器概述 | 第17-25页 |
| 2.1 BCD编码的基本概念及其自补特性 | 第17-20页 |
| 2.1.1 BCD编码的基本概念及其分类 | 第17-19页 |
| 2.1.2 BCD编码的自补特性 | 第19-20页 |
| 2.2 非冗余、冗余和全冗余十进制乘法器概述 | 第20-24页 |
| 2.2.1 非冗余十进制乘法器概述 | 第20-21页 |
| 2.2.2 冗余十进制乘法器概述 | 第21-23页 |
| 2.2.3 全冗余十进制乘法器概述 | 第23-24页 |
| 2.3 本章小结 | 第24-25页 |
| 第三章 十进制乘法器部分积产生模块的设计 | 第25-38页 |
| 3.1 部分积产生方式的研究与比较 | 第25-26页 |
| 3.2 常用的乘数重编码系统 | 第26-31页 |
| 3.2.1 无符号双BCD编码系统 | 第27-28页 |
| 3.2.2 SD基-5编码系统 | 第28-29页 |
| 3.2.3 SD基-10编码系统 | 第29-31页 |
| 3.3 常用的被乘数倍数产生电路 | 第31-36页 |
| 3.3.1 基于非冗余BCD-4221/5211编码的被乘数倍数产生算法 | 第31-34页 |
| 3.3.2 基于冗余ODDS和XS-3编码的被乘数倍数产生算法 | 第34-36页 |
| 3.4 基于SD基-10编码和冗余BCD编码的部分积产生算法 | 第36-37页 |
| 3.5 本章小结 | 第37-38页 |
| 第四章 十进制部分积压缩模块的设计 | 第38-51页 |
| 4.1 基于十进制3:2压缩器的十进制压缩树 | 第38-40页 |
| 4.2 基于二进制压缩的十进制压缩树 | 第40-43页 |
| 4.3 基于全冗余ODDS加法器的十进制部分积压缩树 | 第43-50页 |
| 4.3.1 全冗余ODDS加法算法 | 第43-45页 |
| 4.3.2 全冗余ODDS加法器结构 | 第45-50页 |
| 4.4 本章小结 | 第50-51页 |
| 第五章 最终积产生模块的设计 | 第51-58页 |
| 5.1 ODDS-BCD编码转换模块 | 第51-53页 |
| 5.1.1 ODDS-BCD编码转换算法 | 第51-52页 |
| 5.1.2 超前进位单元设计 | 第52-53页 |
| 5.2 条件推测性十进制加法器 | 第53-57页 |
| 5.2.1 条件推测性十进制加法运算 | 第53-55页 |
| 5.2.2 二进制并行前缀树形运算单元 | 第55-57页 |
| 5.3 本章小结 | 第57-58页 |
| 第六章 16×16-digit全冗余十进制乘法器的设计 | 第58-72页 |
| 6.1 全冗余十进制乘法器设计方法 | 第58-59页 |
| 6.2 16 ×16-digit全冗余十进制乘法器的设计 | 第59-70页 |
| 6.2.1 总体结构设计 | 第59-60页 |
| 6.2.2 十进制部分积产生电路的优化设计 | 第60-63页 |
| 6.2.3 基于全冗余ODDS加法器的17:1十进制部分积压缩模块的设计 | 第63-67页 |
| 6.2.4 ODDS-BCD编码转换模块的优化设计 | 第67-70页 |
| 6.3 16 ×16-digit全冗余十进制乘法器的验证与综合结果 | 第70-71页 |
| 6.4 本章小结 | 第71-72页 |
| 第七章 总结与展望 | 第72-74页 |
| 7.1 全文总结 | 第72页 |
| 7.2 工作展望 | 第72-74页 |
| 参考文献 | 第74-80页 |
| 致谢 | 第80-81页 |
| 在学期间的研究成果及发表的学术论文 | 第81页 |
