| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第14-19页 |
| 1.1 项目背景和研究概述 | 第14页 |
| 1.2 课题来源与本文工作 | 第14-16页 |
| 1.3 LDPC码的出现和发展历程 | 第16-17页 |
| 1.4 概率计算方法和它的优势 | 第17页 |
| 1.5 本论文的组织结构和安排 | 第17-19页 |
| 第二章 LDPC码的表示方式及多码率编码器设计 | 第19-32页 |
| 2.1 LDPC码的矩阵表示 | 第19-20页 |
| 2.2 LDPC码的Tanner图表示 | 第20-22页 |
| 2.3 LDPC码的编码 | 第22-31页 |
| 2.3.1 基于高斯消去编码和近似下三角矩阵编码 | 第22页 |
| 2.3.2 准循环LDPC码 | 第22-23页 |
| 2.3.3 多码率LDPC编码器设计与实现 | 第23-31页 |
| 2.4 本章小结 | 第31-32页 |
| 第三章 传统LDPC译码算法和基于概率计算的译码算法介绍 | 第32-42页 |
| 3.1 传统的LDPC译码算法介绍 | 第32-36页 |
| 3.1.1 概率置信传播算法(BP算法) | 第32-34页 |
| 3.1.2 对数域概率置信传播算法(LLR算法) | 第34-36页 |
| 3.2 基于概率计算的LDPC译码算法 | 第36-41页 |
| 3.2.1 概率计算简介 | 第36-38页 |
| 3.2.2 基于概率计算的LDPC译码算法 | 第38-41页 |
| 3.3 本章小结 | 第41-42页 |
| 第四章 概率计算中自相关和互相关序列研究 | 第42-55页 |
| 4.1 研究背景和遇到的问题 | 第42页 |
| 4.2 概率计算中自相关序列误差分析研究 | 第42-46页 |
| 4.3 随机数序列互相关性对LDPC译码性能的影响 | 第46-49页 |
| 4.3.1 随机数生成序列互相关性对PN节点运算的影响 | 第46-48页 |
| 4.3.2 随机数生成序列互相关性对迭代译码过程的影响 | 第48-49页 |
| 4.4 相关实验验证和仿真实现 | 第49-54页 |
| 4.5 本章小结 | 第54-55页 |
| 第五章 LDPC译码系统的FPGA开发设计与实现 | 第55-76页 |
| 5.1 信道信息的概率映射和硬件实现 | 第55-56页 |
| 5.2 译码系统输入模块设计 | 第56-57页 |
| 5.3 译码系统各部分结构设计 | 第57-65页 |
| 5.3.1 译码系统的码率控制 | 第57-58页 |
| 5.3.2 变量节点VN和校验节点PN结构设计 | 第58-63页 |
| 5.3.3 随机数发生器模块设计 | 第63-64页 |
| 5.3.4 译码校验判决模块设计 | 第64-65页 |
| 5.4 系统输出模块设计 | 第65页 |
| 5.5 LDPC译码系统的FPGA实现及性能仿真 | 第65-75页 |
| 5.5.1 系统整体结构及工作流程介绍 | 第65-66页 |
| 5.5.2 系统的FPGA实现 | 第66-75页 |
| 5.5.2.2 整体测试结构 | 第67-68页 |
| 5.5.2.3 高斯白噪声设计(AWGN) | 第68-72页 |
| 5.5.2.4 译码主体模块(vn_pn_module) | 第72页 |
| 5.5.2.5 整体测试模块和后端BER统计和测试结果 | 第72-75页 |
| 5.6 本章小结 | 第75-76页 |
| 第六章 总结 | 第76-77页 |
| 致谢 | 第77-78页 |
| 参考文献 | 第78-80页 |
| 本文作者在攻读硕士期间参加的科研项目 | 第80-81页 |
| 个人简历 | 第81-82页 |
