| 致谢 | 第5-6页 |
| 摘要 | 第6-7页 |
| ABSTRACT | 第7页 |
| 1 引言 | 第10-17页 |
| 1.1 研究背景与意义 | 第10-11页 |
| 1.2 相关领域研究现状 | 第11-15页 |
| 1.2.1 FPGA异构计算现状 | 第11-13页 |
| 1.2.2 基于FPGA的卷积神经网络加速技术研究现状 | 第13-15页 |
| 1.3 本文研究内容 | 第15-16页 |
| 1.4 本文结构安排 | 第16-17页 |
| 2 深度卷积神经网络算法分析 | 第17-31页 |
| 2.1 深度卷积神经网络概述 | 第17-20页 |
| 2.1.1 深度卷积神经网络简介 | 第17-18页 |
| 2.1.2 深度卷积神经网络原理 | 第18-19页 |
| 2.1.3 深度卷积神经网络应用 | 第19-20页 |
| 2.2 深度卷积神经网络算法 | 第20-27页 |
| 2.2.1 卷积 | 第20-21页 |
| 2.2.2 池化 | 第21-22页 |
| 2.2.3 激活函数 | 第22-24页 |
| 2.2.4 局部响应归一化 | 第24-25页 |
| 2.2.5 全连接 | 第25-27页 |
| 2.3 深度卷积神经网络计算复杂度与并行度分析 | 第27-30页 |
| 2.3.1 计算复杂度分析 | 第27-29页 |
| 2.3.2 计算并行度分析 | 第29-30页 |
| 2.4 本章小结 | 第30-31页 |
| 3 深度卷积神经网络加速单元设计 | 第31-41页 |
| 3.1 基于OpenCL的FPGA加速框架 | 第31-34页 |
| 3.1.1 OpenCL模型框架 | 第31-33页 |
| 3.1.2 OpenCL异构并行计算框架 | 第33-34页 |
| 3.2 深度卷积神经网络并行计算单元设计 | 第34-39页 |
| 3.2.1 加速单元设计框架 | 第34-35页 |
| 3.2.2 卷积内核设计 | 第35-37页 |
| 3.2.3 数据传输内核设计 | 第37-38页 |
| 3.2.4 池化内核设计 | 第38-39页 |
| 3.2.5 局部响应归一化内核设计 | 第39页 |
| 3.3 性能和带宽优化设计 | 第39-40页 |
| 3.4 本章小结 | 第40-41页 |
| 4 SoC-FPGA异构处理平台搭建 | 第41-47页 |
| 4.1 SoC-FPGA异构平台整体框架 | 第41-42页 |
| 4.2 系统开发环境搭建 | 第42-44页 |
| 4.2.1 硬件环境 | 第42-43页 |
| 4.2.2 软件环境 | 第43-44页 |
| 4.3 摄像头驱动内核编译 | 第44-45页 |
| 4.4 VNC远程桌面控制平台设计 | 第45-46页 |
| 4.5 本章小结 | 第46-47页 |
| 5 深度卷积神经网络加速系统设计与实现 | 第47-56页 |
| 5.1 基于AlexNet网络的物体分类加速实验 | 第47-50页 |
| 5.2 基于VGG-16网络的人脸识别加速实验 | 第50-51页 |
| 5.3 实验结果分析与对比 | 第51-55页 |
| 5.3.1 实验结果分析 | 第51-53页 |
| 5.3.2 实验结果对比 | 第53-55页 |
| 5.4 本章小结 | 第55-56页 |
| 6 结论 | 第56-58页 |
| 参考文献 | 第58-61页 |
| 作者简历及攻读硕士学位期间取得的研究成果 | 第61-63页 |
| 学位论文数据集 | 第63页 |