| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 绪论 | 第9-17页 |
| 1.1 课题背景及研究意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-14页 |
| 1.2.1 FPGA 系统的研究现状 | 第10-11页 |
| 1.2.2 多 FPGA 系统技术研究现状 | 第11-12页 |
| 1.2.3 高性能嵌入式计算研究现状 | 第12-14页 |
| 1.3 本文主要内容 | 第14-15页 |
| 1.4 论文组织结构 | 第15-17页 |
| 第2章 多 FPGA 及高性能嵌入式计算关键技术 | 第17-29页 |
| 2.1 多 FPGA 系统关键技术 | 第17-26页 |
| 2.1.1 多 FPGA 系统的体系结构 | 第17-21页 |
| 2.1.2 多 FPGA 系统的资源分配 | 第21-24页 |
| 2.1.3 多 FPGA 系统的数据通信技术 | 第24-26页 |
| 2.2 高性能嵌入式计算处理技术 | 第26-27页 |
| 2.3 本章小结 | 第27-29页 |
| 第3章 多 FPGA 高性能嵌入式计算平台总体设计 | 第29-39页 |
| 3.1 研究思路及技术路线 | 第29-30页 |
| 3.2 单片 FPGA 系统的设计与应用成果 | 第30-31页 |
| 3.3 BEE3 系统的体系结构与硬件分析 | 第31-33页 |
| 3.3.1 BEE3 系统的互连结构设计 | 第31-32页 |
| 3.3.2 BEE3 系统的配置结构 | 第32页 |
| 3.3.3 BEE3 系统的子系统结构 | 第32-33页 |
| 3.4 多 FPGA 嵌入式计算平台体系结构设计 | 第33-38页 |
| 3.4.1 多 FPGA 的拓扑互连设计 | 第33-34页 |
| 3.4.2 多 FPGA 的通信方式设计 | 第34-36页 |
| 3.4.3 多 FPGA 嵌入式计算平台的整体结构及其特性 | 第36-38页 |
| 3.5 本章小结 | 第38-39页 |
| 第4章 多 FPGA 高性能嵌入式计算平台硬件设计 | 第39-65页 |
| 4.1 硬件平台结构概述 | 第39页 |
| 4.2 主要元器件的比较与选型 | 第39-48页 |
| 4.2.1 FPGA 处理器选型 | 第39-41页 |
| 4.2.2 FLASH 配置芯片选型 | 第41-42页 |
| 4.2.3 DRAM 存储芯片选型 | 第42-47页 |
| 4.2.4 电源管理芯片选型 | 第47-48页 |
| 4.2.5 系统时钟选型方案 | 第48页 |
| 4.3 多 FPGA 高性能嵌入式计算平台各模块电路设计 | 第48-58页 |
| 4.3.1 多 FPGA 计算平台子系统结构 | 第49页 |
| 4.3.2 FPGA 接口电路设计 | 第49-52页 |
| 4.3.3 多 FPGA 配置电路设计 | 第52-54页 |
| 4.3.4 存储模块电路设计 | 第54-56页 |
| 4.3.5 电源管理模块设计 | 第56-57页 |
| 4.3.6 时钟同步管理模块设计 | 第57-58页 |
| 4.4 多 FPGA 平台高速 PCB 设计及其信号完整性分析 | 第58-64页 |
| 4.4.1 PCB 层叠结构与阻抗匹配设计 | 第58-59页 |
| 4.4.2 PCB 布局设计 | 第59-61页 |
| 4.4.3 PCB 布线设计 | 第61-64页 |
| 4.5 本章小结 | 第64-65页 |
| 第5章 多 FPGA 高性能嵌入式计算平台的应用设计 | 第65-73页 |
| 5.1 电网录波系统需求分析 | 第65-66页 |
| 5.2 系统硬件总体结构设计 | 第66-67页 |
| 5.3 电网录波系统 I/O 接口设计 | 第67-69页 |
| 5.3.1 数据处理单元的输入接口设计 | 第67-68页 |
| 5.3.2 数据处理单元的以太网接口设计 | 第68页 |
| 5.3.3 数据处理单元的硬盘接口设计 | 第68-69页 |
| 5.4 电网录波系统的 IP 核与 SoC 设计 | 第69-71页 |
| 5.5 电网录波系统软件设计方案 | 第71-72页 |
| 5.6 本章小结 | 第72-73页 |
| 结论 | 第73-75页 |
| 参考文献 | 第75-79页 |
| 攻读硕士学位期间取得的研究成果 | 第79-81页 |
| 致谢 | 第81页 |
