| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第一章 绪论 | 第7-18页 |
| 1.1 引言 | 第7-8页 |
| 1.2 Flash存储单元的基本工作原理 | 第8-9页 |
| 1.3 Flash存储单元的编程机制 | 第9-16页 |
| 1.3.1 FN隧穿效应(FN Tunneling) | 第10-11页 |
| 1.3.2 沟道热电子注入(CHE) | 第11-14页 |
| 1.3.2.1 有效电子温度模型 | 第12页 |
| 1.3.2.2 幸运电子模型 | 第12-14页 |
| 1.3.3 其他电子注入机制 | 第14-16页 |
| 1.3.3.1 源端热电子注入(SSI) | 第14-15页 |
| 1.3.3.2 带带隧穿热载流子注入(BTBT) | 第15-16页 |
| 1.4 本课题研究的目的和意义 | 第16-17页 |
| 1.5 本课题的主要研究内容 | 第17-18页 |
| 第二章 分离栅快闪存储器的结构和工作原理 | 第18-24页 |
| 2.1 分离栅快闪存储器的结构 | 第18页 |
| 2.2 分离栅快闪存储器的工作原理 | 第18-19页 |
| 2.3 分离栅快闪存储器的擦写读机制分析 | 第19-22页 |
| 2.3.1 分离栅擦除机制分析 | 第19-20页 |
| 2.3.2 分离栅编程机制分析 | 第20-21页 |
| 2.3.3 分离栅读机制分析 | 第21-22页 |
| 2.4 70nm分离栅快闪存储器擦写性能的表征指标 | 第22-24页 |
| 2.4.1 70nm分离栅快闪存储器擦除性能表征 | 第22页 |
| 2.4.2 70nm分离栅快闪存储器写性能的表征 | 第22-24页 |
| 第三章 70nm分离栅工艺快闪存储器擦除性能的改进 | 第24-35页 |
| 3.1 70nm分离栅快闪存储器与擦除性能相关的制作工艺 | 第24-25页 |
| 3.2 实验方案 | 第25-34页 |
| 3.2.1 优化擦除栅与浮栅隧穿氧化层厚度实验 | 第25-26页 |
| 3.2.2 降低浮栅的初始阈值电压实验 | 第26-29页 |
| 3.2.3 改善浮栅形貌实验 | 第29-34页 |
| 3.3 实验小结 | 第34-35页 |
| 第四章 70nm分离栅工艺快闪存储器写性能的改进 | 第35-40页 |
| 4.1 70nm分离栅快闪存储器写入过程中的编程干扰问题 | 第35-36页 |
| 4.2 实验方案 | 第36-39页 |
| 4.2.1 通过调整轻掺杂工艺来改善编程干扰 | 第36-39页 |
| 4.3 实验小结 | 第39-40页 |
| 第五章 总结 | 第40-41页 |
| 第六章 展望 | 第41-42页 |
| 参考文献 | 第42-44页 |
| 致谢 | 第44-45页 |
| 符号说明 | 第45-46页 |
