基于SI5040的高速误码测试系统的设计与实现
| 摘要 | 第4-5页 |
| Abstract | 第5-6页 |
| 第1章 结论 | 第9-13页 |
| 1.1 课题来源 | 第9页 |
| 1.2 课题研究的目的与意义 | 第9-10页 |
| 1.3 国内外研究现状分析与发展趋势 | 第10-11页 |
| 1.4 课题的研究内容与本文的结构安排 | 第11-13页 |
| 第2章 高速误码测试系统方案设计 | 第13-22页 |
| 2.1 误码测试原理 | 第13-14页 |
| 2.2 误码率的计算 | 第14-15页 |
| 2.3 误码测试时间分析 | 第15-16页 |
| 2.4 高速误码测试系统方案分析 | 第16-18页 |
| 2.5 高速误码测试系统方案具体设计 | 第18-21页 |
| 2.6 本章小结 | 第21-22页 |
| 第3章 高速误码测试系统硬件电路设计 | 第22-35页 |
| 3.1 时钟分配系统设计 | 第22-25页 |
| 3.1.1 时钟分配系统的方案分析 | 第22-24页 |
| 3.1.2 时钟分配系统的电路设计 | 第24-25页 |
| 3.2 电源系统设计 | 第25-29页 |
| 3.2.1 电源信号预处理 | 第25-27页 |
| 3.2.2 系统电源功耗分析与芯片选型 | 第27-29页 |
| 3.3 码型发生和检测单元设计 | 第29-32页 |
| 3.4 底层控制系统设计 | 第32页 |
| 3.5 通信接口设计 | 第32-34页 |
| 3.6 本章小节 | 第34-35页 |
| 第4章 高速误码测试系统软件设计 | 第35-45页 |
| 4.1 底层软件设计 | 第35-43页 |
| 4.1.1 在线下载功能实现 | 第35-38页 |
| 4.1.2 时钟输出控制 | 第38-41页 |
| 4.1.3 误码检测控制 | 第41-42页 |
| 4.1.4 底层软件总体设计 | 第42-43页 |
| 4.2 上位机软件设计 | 第43-44页 |
| 4.3 本章小节 | 第44-45页 |
| 第5章 误码测试系统性能测试 | 第45-51页 |
| 5.1 高速误码测试系统发送端性能测试 | 第45-47页 |
| 5.2 高速误码测试系统接收端性能测试 | 第47-50页 |
| 5.2.1 接收端的测试原理及测试方法 | 第47-48页 |
| 5.2.2 接收端性能分析 | 第48-50页 |
| 5.3 本章小节 | 第50-51页 |
| 第6章 总结与展望 | 第51-53页 |
| 6.1 主要工作总结 | 第51页 |
| 6.2 系统的可拓展性分析 | 第51-53页 |
| 致谢 | 第53-54页 |
| 参考文献 | 第54-57页 |
| 附录A 实物图 | 第57-58页 |
| 附录B 部分关键代码 | 第58-59页 |
