| 摘要 | 第5-6页 |
| Abstract | 第6页 |
| 第一章 绪论 | 第9-14页 |
| 1.1 研究背景 | 第9-11页 |
| 1.1.1 TD-SCDMA制式介绍及其发展现况 | 第9-10页 |
| 1.1.2 Femto简介 | 第10-11页 |
| 1.2 开发环境 | 第11-13页 |
| 1.3 本论文的主要工作 | 第13页 |
| 1.4 本论文的内容安排 | 第13-14页 |
| 第二章 空口侧数据链路层协议模型分析 | 第14-24页 |
| 2.1 MAC层 | 第14页 |
| 2.2 RLC层 | 第14-23页 |
| 2.2.1 TM透明传输模式 | 第16-18页 |
| 2.2.2 UM非确认传输模式 | 第18-19页 |
| 2.2.3 AM确认传输模式 | 第19-23页 |
| 2.3 PDCP层 | 第23页 |
| 2.4 本章小结 | 第23-24页 |
| 第三章 数据链路层RLC子系统软件架构设计 | 第24-45页 |
| 3.1 数据链路层软件功能需求 | 第24-27页 |
| 3.1.1 PDCP子系统功能需求 | 第24-25页 |
| 3.1.2 RLC子系统功能需求 | 第25-26页 |
| 3.1.3 MAC子系统功能需求 | 第26-27页 |
| 3.1.4 Jitter Buffer子系统功能需求 | 第27页 |
| 3.2 数据链路层软件架构整体设计 | 第27-29页 |
| 3.3 RLC子系统软件详细设计 | 第29-40页 |
| 3.3.1 RlcInterface模块设计说明 | 第30-31页 |
| 3.3.2 下行实体处理模块设计说明 | 第31-32页 |
| 3.3.3 上行实体处理模块设计说明 | 第32页 |
| 3.3.4 下行TM处理模块设计说明 | 第32-33页 |
| 3.3.5 下行UM处理模块设计说明 | 第33页 |
| 3.3.6 下行AM处理模块设计说明 | 第33-34页 |
| 3.3.7 分段级联模块设计说明 | 第34-35页 |
| 3.3.8 ARQ模块设计说明 | 第35-36页 |
| 3.3.9 上行TM处理模块设计说明 | 第36页 |
| 3.3.10 上行UM处理模块设计说明 | 第36-37页 |
| 3.3.11 上行AM处理模块设计说明 | 第37-38页 |
| 3.3.12 重组模块设计说明 | 第38-39页 |
| 3.3.13 状态PDU组装模块设计说明 | 第39-40页 |
| 3.4 RLC子系统用例实现 | 第40-44页 |
| 3.4.1 发送下行TM数据时序图 | 第40-41页 |
| 3.4.2 发送下行UM数据时序图 | 第41-42页 |
| 3.4.3 发送下行AM数据时序图 | 第42页 |
| 3.4.4 发送上行TM数据时序图 | 第42-43页 |
| 3.4.5 发送上行UM数据时序图 | 第43-44页 |
| 3.4.6 发送上行AM数据时序图 | 第44页 |
| 3.5 本章小结 | 第44-45页 |
| 第四章 软件功能测试及分析 | 第45-50页 |
| 4.1 单元测试 | 第45-49页 |
| 4.2 集成测试 | 第49页 |
| 4.3 硬件系统测试 | 第49页 |
| 4.4 本章小结 | 第49-50页 |
| 工作总结及展望 | 第50-51页 |
| 参考文献 | 第51-53页 |
| 英文缩写索引表 | 第53-54页 |
| 攻读硕士学位期间取得的研究成果 | 第54-55页 |
| 致谢 | 第55-56页 |
| 附件 | 第56页 |