| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第11-18页 |
| 1.1 课题背景来源与研究意义 | 第11-12页 |
| 1.2 国内外发展现状及趋势 | 第12-16页 |
| 1.2.1 SDRAM发展趋势 | 第12-13页 |
| 1.2.2 内存控制器的发展趋势 | 第13-14页 |
| 1.2.3 内存测试方法的发展趋势 | 第14-16页 |
| 1.3 本论文研究目标及主要贡献 | 第16-17页 |
| 1.4 本论文的结构安排 | 第17-18页 |
| 第二章 内存测试模块总体方案设计与分析 | 第18-51页 |
| 2.1 设计需求与指标分析 | 第18页 |
| 2.2 系统总体方案设计 | 第18-21页 |
| 2.2.1 系统设计思想 | 第18-19页 |
| 2.2.2 系统设计总方案 | 第19-21页 |
| 2.3 SPD数据读取模块方案设计 | 第21-23页 |
| 2.3.1 SPD简介 | 第21-22页 |
| 2.3.2 I~2C总线及协议实现 | 第22-23页 |
| 2.4 内存控制器方案设计 | 第23-36页 |
| 2.4.1 DDR2 SDRAM及DDR3 SDRAM内存原理介绍 | 第23-33页 |
| 2.4.2 内存控制器设计 | 第33-36页 |
| 2.5 内存测试算法方案设计 | 第36-49页 |
| 2.5.1 内存故障模型 | 第36-43页 |
| 2.5.2 内存测试算法的评价指标分析 | 第43-44页 |
| 2.5.3 常用内存算法介绍 | 第44-46页 |
| 2.5.4 内存测试算法改进设计 | 第46-49页 |
| 2.6 USB接口方案设计 | 第49-50页 |
| 2.6.1 USB接口介绍 | 第49页 |
| 2.6.2 USB接口方案设计 | 第49-50页 |
| 2.7 本章小结 | 第50-51页 |
| 第三章 内存测试模块硬件电路设计 | 第51-62页 |
| 3.1 FPGA选型 | 第51-53页 |
| 3.2 DDR2 SDRAM及DDR3 SDRAM电路设计 | 第53-58页 |
| 3.2.1 内存接口信号介绍 | 第53-54页 |
| 3.2.2 DDR2及DDR3 SDRAM电路设计 | 第54-58页 |
| 3.3 USB总线接口电路设计 | 第58-59页 |
| 3.3.1 USB总线硬件结构 | 第58页 |
| 3.3.2 USB总线接口电路设计 | 第58-59页 |
| 3.4 PCB电路板绘制 | 第59-61页 |
| 3.5 本章小结 | 第61-62页 |
| 第四章 内存测试模块逻辑设计 | 第62-86页 |
| 4.1 数字逻辑总体设计方案 | 第62-63页 |
| 4.2 SPD数据读取逻辑设计 | 第63-66页 |
| 4.3 内存控制器逻辑设计 | 第66-77页 |
| 4.3.1 控制模块逻辑设计 | 第67-72页 |
| 4.3.2 刷新模块逻辑设计 | 第72-73页 |
| 4.3.3 数据通道模块逻辑设计 | 第73-75页 |
| 4.3.4 数据输入输出选择模块逻辑设计 | 第75-76页 |
| 4.3.5 时钟产生模块逻辑设计 | 第76-77页 |
| 4.4 内存故障检测逻辑实现 | 第77-84页 |
| 4.4.1 外部数据总线故障测试逻辑设计 | 第78-79页 |
| 4.4.2 内部存储单元故障测试逻辑设计 | 第79-80页 |
| 4.4.3 故障测试整体逻辑实现 | 第80-84页 |
| 4.5 USB接口传输模块逻辑设计 | 第84-85页 |
| 4.6 本章小结 | 第85-86页 |
| 第五章 调试与验证 | 第86-97页 |
| 5.1 试验平台搭建 | 第86-88页 |
| 5.2 模块硬件调试 | 第88-92页 |
| 5.2.1 SPD数据读取模块调试 | 第88-89页 |
| 5.2.2 内存控制器调试 | 第89-91页 |
| 5.2.3 内存故障测试模块整体调试 | 第91-92页 |
| 5.3 内存故障测试模块验证 | 第92-95页 |
| 5.4 调试验证过程中出现的问题和处理方法 | 第95-96页 |
| 5.5 本章小结 | 第96-97页 |
| 第六章 总结与展望 | 第97-98页 |
| 致谢 | 第98-99页 |
| 参考文献 | 第99-101页 |
| 附录 | 第101-102页 |
| 攻读硕士学位期间取得的成果 | 第102-103页 |
