| 摘要 | 第4-6页 |
| Abstract | 第6-7页 |
| 缩略词 | 第16-17页 |
| 第一章 绪论 | 第17-35页 |
| 1.1 课题研究背景与意义 | 第17-18页 |
| 1.2 高级加密标准AES及工作模式简介 | 第18-20页 |
| 1.3 AES密码电路优化设计方法 | 第20-26页 |
| 1.4 基于复合域运算的AES密码电路优化设计方法 | 第26-31页 |
| 1.4.1 复合域AES电路优化设计流程 | 第26页 |
| 1.4.2 复合域AES密码电路优化设计研究现状 | 第26-31页 |
| 1.5 本文主要研究内容 | 第31-33页 |
| 1.6 本文章节安排 | 第33-35页 |
| 第二章 应用于复合域运算单元的DACSE算法 | 第35-51页 |
| 2.1 CSE算法中的延时控制以及相关研究工作 | 第35-36页 |
| 2.2 最短路径二叉树网络结构相关理论 | 第36-39页 |
| 2.3 CSE优化对XOR逻辑网络延时的影响 | 第39-42页 |
| 2.4 SPCSE算法 | 第42-44页 |
| 2.5 DACSE算法 | 第44-46页 |
| 2.6 算法优化效率分析 | 第46-49页 |
| 2.7 本章小结 | 第49-51页 |
| 第三章 GF((2~4)~2)域短延时S盒优化设计方法 | 第51-75页 |
| 3.1 S盒运算的复合域映射及相关研究工作 | 第51-53页 |
| 3.2 GF((2~4)~2)域乘法逆结构优化设计 | 第53-56页 |
| 3.2.1 GF((2~4)~2)域乘法逆电路结构的一般形式 | 第53-55页 |
| 3.2.2 不可约多项式系数对硬件复杂度的影响分析 | 第55-56页 |
| 3.3 GF(2~4)域运算单元优化设计 | 第56-67页 |
| 3.3.1 GF(2~4)域的不可约多项式和基 | 第57-58页 |
| 3.3.2 GF(2~4)乘法器单元优化设计方法 | 第58-62页 |
| 3.3.3 GF(2~4)域乘法逆单元优化设计方法 | 第62-65页 |
| 3.3.4 平方-乘系数运算单元优化设计方法 | 第65-66页 |
| 3.3.5 GF((2~4)~2)域乘法逆的硬件复杂度分析 | 第66-67页 |
| 3.4 映射矩阵优化设计方法 | 第67-70页 |
| 3.5 GF((2~4)~2)域S盒硬件复杂度分析 | 第70-72页 |
| 3.6 本章小结 | 第72-75页 |
| 第四章 基于分组联合优化的GF(((2~2)~2)~2)域S盒优化设计方法 | 第75-91页 |
| 4.1 复合域S盒中的CSE优化及相关研究工作 | 第75页 |
| 4.2 GF((2~2)~2)域运算单元的逻辑表达式 | 第75-79页 |
| 4.2.1 GF((2~2)~2)域乘法运算的逻辑表达式 | 第76-77页 |
| 4.2.2 GF((2~2)~2)域乘法逆运算 | 第77-78页 |
| 4.2.3 加法-平方-乘系数运算单元 | 第78-79页 |
| 4.3 GF(((2~2)~2)~2)域乘法逆中的分组优化机制 | 第79-84页 |
| 4.3.1 GF(((2~2)~2)~2)域乘法逆中运算单元的分组 | 第79-80页 |
| 4.3.2 分组联合优化设计方法 | 第80-82页 |
| 4.3.3 GF((2~2)~2)域乘法器进一步优化 | 第82页 |
| 4.3.4 GF((2~2)~2)域乘法逆优化 | 第82-83页 |
| 4.3.5 GF((2~2)~2)2)域乘法逆硬件复杂度分析 | 第83-84页 |
| 4.4 基于GF(((2~2)~2)~2)域S盒硬件复杂度分析 | 第84-87页 |
| 4.4.1 常数矩阵单元硬件复杂度 | 第84-85页 |
| 4.4.2 GF(((2~2)~2)~2)域S盒硬件复杂度 | 第85-87页 |
| 4.5 GF(((2~2)~2)~2)域S盒的电路实现 | 第87-90页 |
| 4.6 本章小结 | 第90-91页 |
| 第五章 基于运算合并的AES密码电路优化设计方法 | 第91-123页 |
| 5.1 轮变换电路中的运算合并技术及相关研究工作 | 第91-92页 |
| 5.2 基于合并运算单元的循环结构AES密码电路设计 | 第92-93页 |
| 5.3 AES加密电路优化设计方法 | 第93-104页 |
| 5.3.1 加密运算中的轮变换表达式 | 第93-95页 |
| 5.3.2 加密轮变换中的运算合并 | 第95-97页 |
| 5.3.3 加密合并运算单元的联合优化方法 | 第97-100页 |
| 5.3.4 加密复用-合并运算单元 | 第100-102页 |
| 5.3.5 加密电路中的密钥扩展单元 | 第102-103页 |
| 5.3.6 AES加密电路的硬件复杂度分析 | 第103-104页 |
| 5.4 AES解密电路优化设计方法 | 第104-114页 |
| 5.4.1 解密运算中的轮变换表达式 | 第105-106页 |
| 5.4.2 解密轮变换中的运算合并 | 第106-107页 |
| 5.4.3 解密合并运算单元的联合优化方法 | 第107-110页 |
| 5.4.4 解密复用-合并运算单元 | 第110-112页 |
| 5.4.5 解密电路中的密钥扩展单元 | 第112-113页 |
| 5.4.6 AES解密电路的硬件复杂度分析 | 第113-114页 |
| 5.5 AES加/解密复用电路优化设计方法 | 第114-121页 |
| 5.5.1 加/解密复用-合并运算单元 | 第114-117页 |
| 5.5.2 加/解密复用电路中的密钥扩展单元 | 第117-119页 |
| 5.5.3 AES加/解密复用电路的硬件复杂度分析 | 第119-121页 |
| 5.6 本章小结 | 第121-123页 |
| 第六章 面向ZigBee节点芯片的AES-CCM*协处理器设计 | 第123-143页 |
| 6.1 AES-CCM*安全模式和MMO HASH函数 | 第123-128页 |
| 6.1.1 CBC-MAC身份认证模式 | 第124-125页 |
| 6.1.2 CTR数据加/解密模式 | 第125-127页 |
| 6.1.3 CCM*并行运行模式 | 第127-128页 |
| 6.1.4 MMO Hash函数 | 第128页 |
| 6.2 AES-CCM*协处理器总体架构设计 | 第128-131页 |
| 6.2.1 AHB总线接口单元架构设计 | 第129页 |
| 6.2.2 状态控制器架构设计 | 第129-130页 |
| 6.2.3 AES-CCM*运算处理单元架构设计 | 第130-131页 |
| 6.3 AES-CCM*运算处理的操作模式 | 第131-135页 |
| 6.3.1 CTR工作模式操作流程 | 第131-132页 |
| 6.3.2 CBC-MAC工作模式操作流程 | 第132页 |
| 6.3.3 CCM加密工作模式操作流程 | 第132-134页 |
| 6.3.4 CCM解密工作模式操作流程 | 第134-135页 |
| 6.3.5 HMAC工作模式操作流程 | 第135页 |
| 6.4 AES-CCM*协处理器仿真验证 | 第135-140页 |
| 6.4.1 仿真验证平台架构 | 第135-136页 |
| 6.4.2 安全SoC的仿真波形图 | 第136-139页 |
| 6.4.3 FPGA平台验证 | 第139-140页 |
| 6.5 AES-CCM*协处理器的ASIC实现 | 第140-141页 |
| 6.6 本章小结 | 第141-143页 |
| 第七章 总结与展望 | 第143-147页 |
| 7.1 论文总结 | 第143-144页 |
| 7.2 进一步的工作 | 第144-147页 |
| 参考文献 | 第147-157页 |
| 致谢 | 第157-158页 |
| 攻读博士学位期间发表(录用)论文情况 | 第158-162页 |
| 附录A SIMC 0.18μm工艺库中相关逻辑门单元参数 | 第162页 |
