基于FPGA的E1/E2准同步数字复接技术的研究
| 摘要 | 第1-4页 |
| Abstract | 第4-8页 |
| 1 绪论 | 第8-12页 |
| ·引言 | 第8页 |
| ·数字复接技术的发展 | 第8-9页 |
| ·课题实现手段 | 第9-11页 |
| ·论文主要工作及结构安排 | 第11-12页 |
| 2 数字复接技术 | 第12-20页 |
| ·数字复接与数字复用 | 第12-14页 |
| ·数字复用技术 | 第12-13页 |
| ·数字复接技术的意义 | 第13-14页 |
| ·数字复接技术的原理 | 第14-17页 |
| ·数字复接速率等级 | 第14-16页 |
| ·数字复接方式 | 第16-17页 |
| ·数字复接的实现方法 | 第17页 |
| ·数字通信系统的主要性能指标 | 第17-18页 |
| ·有效性指标 | 第17-18页 |
| ·可靠性指标 | 第18页 |
| ·E1/E2准同步数字复接系统方案 | 第18-19页 |
| ·本章小结 | 第19-20页 |
| 3 正码速调整的设计与实现 | 第20-38页 |
| ·正码速调整帧结构 | 第20-21页 |
| ·正码速调整和恢复原理 | 第21-24页 |
| ·正码速调整原理 | 第21-23页 |
| ·正码速恢复原理 | 第23-24页 |
| ·正码速调整损伤 | 第24页 |
| ·正码速调整的FPGA实现 | 第24-37页 |
| ·正码速调整 | 第24-31页 |
| ·正码速恢复 | 第31-37页 |
| ·本章小结 | 第37-38页 |
| 4 E1/E2准同步数字复接系统的FPGA实现 | 第38-66页 |
| ·HDB3编/译码 | 第38-47页 |
| ·HDB3编码 | 第38-43页 |
| ·HDB3译码 | 第43-46页 |
| ·HDB3编/译码整体仿真 | 第46-47页 |
| ·同步提取 | 第47-60页 |
| ·位同步 | 第47-52页 |
| ·帧同步 | 第52-60页 |
| ·复接单元 | 第60-63页 |
| ·复接单元电路组成 | 第60-61页 |
| ·复接单元的FPGA实现 | 第61-63页 |
| ·分接单元 | 第63-64页 |
| ·分接单元电路组成 | 第63-64页 |
| ·分接单元的FPGA实现 | 第64页 |
| ·本章小结 | 第64-66页 |
| 5 实验与调试 | 第66-70页 |
| ·模块调试 | 第66-69页 |
| ·问题与分析 | 第69页 |
| ·本章小结 | 第69-70页 |
| 6 总结与展望 | 第70-72页 |
| ·全文总结 | 第70-71页 |
| ·展望 | 第71-72页 |
| 致谢 | 第72-74页 |
| 参考文献 | 第74-78页 |
| 攻读硕士学位期间发表论文 | 第78页 |
